一种双三次插值实时超分辨率VLSI设计

视频超分辨率技术具有广阔的应用前景,但基于深度学习方法的算法复杂度过高,难以实现实时计算.因此,近年来研究者们开始探索基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的超分辨率算法加速器,以利用FPGA的优势来提高算法的性能和能耗,实现实时的视频超分辨率.设计了一种基于FPGA的高效高速双三次线性插值超大规模集成电路(Very Large Scale Integration Circuit,VLSI)架构,可用于4倍实时视频超分辨率.该FPGA架构解决了实现双三次插值过程中所需的复杂内存访问模式的问题,并提出了一种基于乒乓操作的数据重排硬件设计,将算法输出的特定顺序数据重新以行为主进行排列,使得硬件能够直接或较为简单地对接HDMI等视频接口.此外,采用状态机、流水线等方式降低设计功耗和减少时序违例,使得整个硬件设计可以更高频率运行.本研究在Zynq-7020 FPGA上实现了硬件架构,能够实时将qHD(960×540)的视频超采样为UHD(3840×2160)高清视频.实验结果表明,该硬件设计只需缓存1行图像像素,延迟仅为9.6μs,帧率达到192.9 Hz,成功实现实时处理.游戏图像数据集的测试结果表明,该设计峰值信噪比最高可达35.67 dB,结构相似度达到96.3%.

在VLSI制造中基于辅助图形的灰度光刻形成三维结构

半导体器件从单一的二维尺度微缩转向更复杂的三维物理结构,而其传统的制造方法与以硅基逻辑或存储器为主的超大规模集成电路(VLSI)制造工艺的兼容性越来越差。灰度光刻是一种实现三维结构的可行技术方案,但因物理尺寸受限和大规模制造成本过高,无法被直接应用于超大规模集成电路制造。提出了一种基于辅助图形的灰度光刻技术,通过辅助图形而非传统灰度光刻调整光源或透过介质的方法来调整光强分布,并结合光刻胶筛选方法,实现了仅通过调整单一光刻工艺模块,就使现有超大规模集成电路制造工艺生产线可低成本地兼容三维结构器件制造。制作了三维结构的微电子机械系统(MEMS)运动传感器,从而验证了所提出工艺的可行性。

一种改进的低成本自适应双三次插值算法及VLSI实现

提出了一种新型图像缩放算法,由自适应锐化滤波器和双三次插值组成.锐化滤波器减轻了双三次插值产生的模糊效应,自适应技术进一步提升了图像缩放质量.为了减少运算量,提出前置滤波和后置滤波技术.与其他几种算法相比较,本文的算法在主观和客观评价方面都明显胜出.为了实现实时低成本设计,提出了一种该算法的流水线超大规模集成电路(Very large scale integration,VLSI)架构.在现场可编程逻辑器件(Field-programmable gate array,FPGA)上实现,占用695个逻辑单元(Logic elements,LEs),时钟频率达到165MHz,减少了36.8%逻辑单元,图像质量平均峰值信噪比(Peak signal-to-noise ratio,PSNR)提升了1.5dB.

基于3DES的跳频序列族构造方法的VLSI实现

基于3DES的迭代型分组密码产生的跳频序列具有好的安全性、随机性、均匀性及频率间隔特性等性能指标,利用VHDL语言有限状态机的设计方法,自顶而下进行系统的模块划分,通过状态机的逐层嵌套和模块的相互调用,完成了基于3DES的跳频序列族构造方法的VLSI实现.测试结果表明,使用ALTERAFLEX10K20开发的跳频加密芯片在1 5MHz～24MHz的时钟范围内,均能满足2000跳/秒的高速跳频要求,并且具有运算速度快、占用资源少、输入方式灵活等特点,开发出的芯片已应用于高速跳频通信系统中.

MPEG-2运动补偿的VLSI设计

基于 MPEG-2解码中运动补偿的控制复杂、数据吞吐量大、实现较困难 ,提出了一种适合于 MPEG-2 MP@ML的运动补偿硬件实现方案 ,解决了时序分配、输入输出控制等较难处理的问题 .文中的方案已经采用 VHDL描述 ,并使用电子设计自动化 ( EDA)工具进行了模拟和验证 .结果表明 ,方案满足 MPEG-2解码的要求 ,可用于 MPEG-2的

MPEG-2视频反量化和IDCT的VLSI设计

反量化（ＩＱ）和反离散余弦变换（ＩＤＣＴ）是ＭＰＥＧ－２ 中恢复帧内编码系数或差分系数的重要手段．设计了用于ＭＰＥＧ－２ ＭＰ＠ ＭＬ视频解码超大规模集成电路（ＶＬＳＩ）的ＩＱ 和ＩＤＣＴ电路结构，采用ＶＨＤＬ进行描述并通过模拟得以验证．采用全硬件实现的方法，并针对性地提出了相应的硬件电路结构设计，减少了电路规模以适应ＭＰＥＧ－２ＭＰ＠ ＭＬ视频较大的数据量，达到了实时解码的目的．

H.264标准中Exp-Golomb编解码器的VLSI设计

为提高Exp-Golomb码的编解码效率,提出了一种基于快速"首位1检测"的Exp-Golomb编解码器硬件实现方法,降低了计算量并节省了硬件资源。该Exp-Golomb编解码器已通过RTL(Register Transfer Level)级仿真和综合,并在FPGA(Field Programmable Gate Array)开发平台进行了验证,在133 MHz时钟频率下编解码器的综合门数分别为765门和632门。该编解码器能满足Baseline档次(30帧/s),分辨率为352×288视频序列的实时编解码对质量和速度的要求。

HEVC帧内预测Planar和DC模式的VLSI架构设计与实现

在研究新一代高性能视频编码标准(HEVC)帧内预测中planar和DC模式预测算法的基础上,分别设计了高效VLSI架构,通过状态机的自适应控制和模块的复用来实现速度的提高和面积的减少。针对planar模式,设计了一种基于状态机自适应控制的寄存器累加架构;针对DC模式,设计了一种基于算法的分割处理架构。实验结果表明,所设计的架构在TSMC180 nm的工艺下最高频率为350 MHz,面积合计为68.1 kgate,能够实现对4∶2∶0格式7 680×4 320@30 f/s视频序列的实时编码,最高工作频率可以达到23.4 MHz。

VLSI中高性能X结构多层总体布线器

X结构带来物理设计诸多性能的提高,该结构的引入和多层工艺的普及,使得总体布线算法更复杂.为此,在XGRouter布线器的基础上,本文设计了三种有效的加强策略,包括:1)增加新类型的布线方式;2)粒子群优化(Particle swarm optimization,PSO)算法与基于新布线代价的迷宫布线的结合;3)初始阶段中预布线容量的缩减策略,继而引入了多层布线模型,简化了XGRouter的整数线性规划模型,最终构建了一种高性能的X结构多层总体布线器,称为ML-XGRouter.在标准测试电路的仿真实验结果表明,ML-XGRouter相对其他各类总体布线器,在多层总体布线中最重要的优化目标|溢出数和线长总代价两个指标上均取得最佳.

MPEG-2视频变长码解码VLSI设计

提出了一个ＭＰＥＧ２ 视频解码中变长码解码的ＶＬＳＩ设计．采用桶形移位缓冲器并行解变长码、分别进行变长码的长度计算和解码以及将码表分割成多个小码表等新的硬件设计，使得每个周期解一个变长码的码字，保证了ＭＰＥＧ２ ＭＰ＠ ＭＬ的实时解码，并为更复杂的应用提供了扩展的余地．

一种VLSI剖分系统的研究与实现

基于多水平方法,设计并实现了一种VLSI剖分系统(Multilevel-based VLSI Partitioner,MVP)。介绍了MVP系统的结构框图、处理流程及模块功能。MVP系统的多水平剖分程序引入图核到粗化阶段,谱图论到初始剖分阶段,群智能到投影优化阶段,得到了无向赋权图更优的剖分。MVP系统特点体现在VLSI线网到无向赋权图的转换,避免了剖分算法直接在VLSI线网上进行剖分,提高了VLSI剖分的效率。实验及分析表明MVP系统的多水平剖分程序能找到更优的图剖分,以及MVP系统找到比现有技术更优的VLSI剖分,提高了VLSI剖分的性能。

MPEG-4运动补偿处理器的VLSI结构设计

针对MPEG-4编解码中运动补偿控制复杂、数据吞吐量大、实现较困难的特点,提出了一种适合MPEG-4的运动补偿硬件实现方案,解决了时序分配、输入输出控制等较难处理的问题。文中的方案已经在XilinxISE6.1i集成开发环境下,采用了VHDL进行描述,并使用了电子设计自动化(EDA)工具进行了模拟和验证。仿真和综合结果表明,该处理器逻辑功能完全正确,能满足MPEG-4CoreProfiles&Level2实时编码要求,可用于MPEG-4的VLSI实现。

素域上椭圆曲线密码IP的高效VLSI实现

基于素域上的椭圆曲线密码算法,提出一种新型ECC IP的VLSI设计,采用层次化方法,新的点运算策略和改进的Montgomery模乘器,实现了ECC点标量乘、倍点和点加减运算并支持RSA功能。应用NIST推荐的256 bit和521 bit椭圆曲线,每秒分别能运行120次和18次的点乘运算。设计通过了ASIC综合和FPGA验证。

并行可配置的HEVC熵编码的VLSI结构

提出了一种并行的可配置HEVC熵编码的VLSI结构。通过对HEVC参考软件算法分析,针对HEVC中CABAC编码采用高度并行的语法元素处理方式,设计了针对CABAC中语法元素并行处理的硬件结构。同时采用可配置的PE-Array结构,在提高了吞吐率和计算效率的同时,平衡了VLSI设计中面积过大的问题。在SMIC 0.13μm工艺库下,进行了逻辑综合,系统总门数为16.2 K,片上存储为20.8 KB。在时钟频率300 MHz下,可处理3 840×2 160@30 frame/s的视频序列。

分像素插值算法的VLSI实现

针对H.264/AVC标准中分像素插值运算复杂度高和存储访问量大的问题,提出新的分像素插值算法。该算法采用易于硬件实现的4阶滤波器取代6阶滤波器进行分像素插值;基于算法给出了一种1/4像素精度的8×8块插补流水线结构。经性能分析和滤波器结构比较表明,该结构在一个时钟内可以完成32个1/2像素位置的插值运算,可应用于所有大小块,且有面积小,速度快的特点。实验结果表明,与H.264标准相比,该算法可以降低15%的空间复杂度,提高了峰值信噪比,降低了比特率,提高了编码性能。

JPEG2000全并行位平面编码器的VLSI设计验证

研究了JPEG2000位平面编码器的算法和全并行电路结构.以单列样本点作为数据单元,分析了通道编码过程中数据的关联性.只需缓存前一列样本点的显著性状态信息,并读取当前列和后续2列的原始数据,便可在一个编码窗口内完成当前列的通道和位平面并行编码;每次仅需读入一列新的数据,即可实现编码循环.据此设计了三级流水线的全并行电路结构,仅需259个周期就可处理完32×32的小波子带,同时保持了较低的硬件开销.FPGA综合结果表明,系统时钟可以综合到76.355 MHz,达到301.9Mcoefficient/sec的处理能力,可满足现有图像实时处理要求.

基于动态粒子群优化的X结构Steiner最小树算法

Steiner最小树(SMT)是总体布线的最佳连接模型,其构造是1个NP-难问题。粒子群优化(PSO)算法在解决NP-难问题中具有良好的表现,而PSO算法中种群的拓扑结构及搜索信息的传递机制对其性能有着很大的影响。1个适用于具体问题的种群拓扑结构对算法性能的提升极为显著。因此,利用PSO求解总体布线问题需要根据具体布线问题的特性来选择合适的粒子拓扑结构策略,以提升PSO的性能。提出基于动态PSO的X结构Steiner最小树(XSMT)算法以解决总体布线问题。首先,设计动态子群与信息交换策略,对种群进行子群划分,引入信息交换的概念,让子群在保持独立性的同时与其他子群进行信息交换,增加子群多样性;其次,设计粒子学习与变异策略,通过设置子群中粒子的学习对象使子群趋向于全局最优,并选择每个子群中适应度值最好的粒子进行变异,使粒子更易于跳出局部最优;最后,设计从多群局部学习过渡到单群全局学习策略,使算法在迭代次数到达阈值之后从局部学习过渡到全局学习,使得粒子在较优拓扑结构的基础上内部连接以获得更好的线长优化率。实验结果表明,与现有的2种R结构SMT(RSMT)算法相比,所提算法在优化线长方面分别优化了10.25%、8.24%;与现有的3种XSMT算法相比,该算法在优化线长方面分别优化了2.44%、1.46%、0.48%,验证了算法的有效性。

面向VLSI实现三角函数求解算法

目的 研究面向超大规模集成电路 ( VL SI)实现三角函数求解算法及其电路结构的实现 .方法 首先采用坐标旋转数字计算法推导求解三角函数的有效算法 ,然后利用小角度时的三角函数倍角公式推导有效的三角函数求解方法 .结果与结论 得到了电路结构形式简单 ,易于实现且能对任意角度的三角函数进行计算而不需查表的倍角计算法 ,同时也得到了改进的 CORDIC三角函数求解算法以及实现算法的 VL SI阵列结构 。

基于图论的VLSI中最小斯坦纳树问题及其改进算法

超大规模集成电路(VLSI)中,对于多端线网的最佳布线结果是构造最小直角斯坦纳树,该问题是典型的NP组合优化问题.利用图论中直角斯坦纳树的性质,在采用斯坦纳点编码方案寻找优化点位置的基础上,增加粒子趋同性判定及惯性权重系数调整策略,提出改进的粒子群优化算法,对一些实例模型进行了仿真测试,表明该算法的效果良好.

视觉假体高阶调制解调系统VLSI优化设计

视觉假体中无线能量传输效率和无线数据传输速率随着信号载频频率增大而减小。为此,提出将16DAPSK高阶调制解调技术应用于视觉假体中。分析16DAPSK在视觉假体中的应用优势,给出16DAPSK超大规模集成电路(VLSI)算法和硬件结构。结合滤波器系数对称、简化的RAG算法图等实现电路的VLSI优化设计。基于DE4平台完成系统硬件验证、数据传输速率、能量传输效率分析与实验。结果表明,系统工作正确,采用16DAPSK技术可简化电路解调硬件结构,解决信道延迟的不定性问题,提高视觉假体应用的可靠性。VLSI优化后的硬件资源减少57%,体积减小,提高了视觉假体临床应用的可行性。较传统低阶调制技术,16DAPSK高阶调制在较高的数据传输速率下,载波频率的降低提高了能量传输效率,解决了能量与数据传输效率矛盾的问题。