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一种wallace树压缩器硬件结构的实现
被引量:
3
1
作者
管幸福
余宁梅
路伟
《计算机工程与应用》
CSCD
北大核心
2011年第23期76-78,83,共4页
设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13μm的工艺...
设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13μm的工艺下,用synopsys DC进行逻辑综合、优化。结果表明,这种压缩器在部分积的压缩过程中,有效地提高了运算速度,并在很大程度上减小了硬件实现面积。
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关键词
3-2
压缩
器
4-2
压缩
器
wallace
树
压缩
器
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职称材料
基于FPGA的高速浮点FFT的实现研究
被引量:
7
2
作者
刘健
史彩娟
赵丽莉
《微型机与应用》
2012年第14期79-81,84,共4页
研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮...
研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。
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关键词
FPGA
浮点FFT
蝶形运算
BOOTH编码
wallace压缩
树
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职称材料
一种改进的基4-Booth编码流水线大数乘法器设计
被引量:
4
3
作者
周怡
李树国
《微电子学与计算机》
CSCD
北大核心
2014年第1期60-63,67,共5页
大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进...
大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器.
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关键词
BOOTH编码
wallace压缩
乘法器
公钥密码运算
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职称材料
32×32高速乘法器的设计与实现
被引量:
9
4
作者
李军强
李东生
+1 位作者
李奕磊
周志增
《微电子学与计算机》
CSCD
北大核心
2009年第12期23-26,30,共5页
设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0...
设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0.18μm标准单元库进行逻辑综合.时间延迟为4.34ns,系统时钟频率可达230MHz.
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关键词
乘法器
改进Booth编码
压缩
器
wallace
树
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职称材料
67×67位乘法器的改进四阶Booth算法实现
被引量:
2
5
作者
康潇亮
雷绍充
梁峰
《电子器件》
CAS
2007年第4期1427-1431,共5页
针对67×67位乘法器,提出并实现新型的设计方法.先提出改进的四阶Booth算法,对乘数编码,以减少部分积的数目,提高压缩速度和减少面积,再研究优化和分配方法,对部分积和进位信号以及一个134位的补偿向量进行优化分配,并对部分积压缩...
针对67×67位乘法器,提出并实现新型的设计方法.先提出改进的四阶Booth算法,对乘数编码,以减少部分积的数目,提高压缩速度和减少面积,再研究优化和分配方法,对部分积和进位信号以及一个134位的补偿向量进行优化分配,并对部分积压缩,最后研究K-S加法器的改进方法,求和以实现134位乘积.采用TSMC的0.18μm工艺库,Synopsys的Design compiler工具和Altera的Quautus4.2工具分析结果表明,基于本文方法实现的电路比DesignWare自带的乘法器实现的电路相比,性能总体占优.
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关键词
改进的Booth4算法
wallace
树
压缩
改进的K-S加法器
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职称材料
一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
6
作者
Sheraz Anjum
陈杰
李海军
《电子器件》
CAS
2007年第4期1375-1379,共5页
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+4...
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.
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关键词
乘累加单元
改进的波兹编码
部分积
修整向量
wallace
树
压缩
器
进位保留加法器
进位传播加法器
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职称材料
题名
一种wallace树压缩器硬件结构的实现
被引量:
3
1
作者
管幸福
余宁梅
路伟
机构
西安理工大学自动化与信息工程学院
出处
《计算机工程与应用》
CSCD
北大核心
2011年第23期76-78,83,共4页
文摘
设计了一种用于32位浮点乘法器尾数乘部分的wallace树压缩器的硬件结构实现方法,通过3-2和4-2压缩的混合搭配,构成一种新的wallace树压缩器,采用verilog硬件描述语言实现RTL级代码的编写,并使用VCS进行功能仿真,然后在SMIC0.13μm的工艺下,用synopsys DC进行逻辑综合、优化。结果表明,这种压缩器在部分积的压缩过程中,有效地提高了运算速度,并在很大程度上减小了硬件实现面积。
关键词
3-2
压缩
器
4-2
压缩
器
wallace
树
压缩
器
Keywords
3-2 compressor
4-2 compressor
wallace
tree compressor
分类号
TP27 [自动化与计算机技术—检测技术与自动化装置]
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职称材料
题名
基于FPGA的高速浮点FFT的实现研究
被引量:
7
2
作者
刘健
史彩娟
赵丽莉
机构
河北联合大学信息学院
出处
《微型机与应用》
2012年第14期79-81,84,共4页
文摘
研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。
关键词
FPGA
浮点FFT
蝶形运算
BOOTH编码
wallace压缩
树
Keywords
FPGA
floating point FFT
butterfly operation
Booth encode
wallace
compression tree
分类号
TN911 [电子电信—通信与信息系统]
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职称材料
题名
一种改进的基4-Booth编码流水线大数乘法器设计
被引量:
4
3
作者
周怡
李树国
机构
清华大学微电子学研究所
出处
《微电子学与计算机》
CSCD
北大核心
2014年第1期60-63,67,共5页
基金
国家"八六三"计划(2012AA012402)
国家自然科学基金(61073173)
清华大学自主研发计划(2011Z05116)
文摘
大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器.
关键词
BOOTH编码
wallace压缩
乘法器
公钥密码运算
Keywords
Booth encoding
wallace
tree
multiplier
public-key eryptographic
分类号
TN402 [电子电信—微电子学与固体电子学]
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职称材料
题名
32×32高速乘法器的设计与实现
被引量:
9
4
作者
李军强
李东生
李奕磊
周志增
机构
电子工程学院信息系
合肥工业大学微电子设计研究所
[
出处
《微电子学与计算机》
CSCD
北大核心
2009年第12期23-26,30,共5页
文摘
设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0.18μm标准单元库进行逻辑综合.时间延迟为4.34ns,系统时钟频率可达230MHz.
关键词
乘法器
改进Booth编码
压缩
器
wallace
树
Keywords
multiplier
modified Booth encoding
compressor
wallace
tree
分类号
TN791 [电子电信—电路与系统]
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职称材料
题名
67×67位乘法器的改进四阶Booth算法实现
被引量:
2
5
作者
康潇亮
雷绍充
梁峰
机构
西安交通大学电子与信息工程学院
出处
《电子器件》
CAS
2007年第4期1427-1431,共5页
文摘
针对67×67位乘法器,提出并实现新型的设计方法.先提出改进的四阶Booth算法,对乘数编码,以减少部分积的数目,提高压缩速度和减少面积,再研究优化和分配方法,对部分积和进位信号以及一个134位的补偿向量进行优化分配,并对部分积压缩,最后研究K-S加法器的改进方法,求和以实现134位乘积.采用TSMC的0.18μm工艺库,Synopsys的Design compiler工具和Altera的Quautus4.2工具分析结果表明,基于本文方法实现的电路比DesignWare自带的乘法器实现的电路相比,性能总体占优.
关键词
改进的Booth4算法
wallace
树
压缩
改进的K-S加法器
Keywords
modified Booth4 algorithm
wallace
tree compressing
Modified K-S adder
分类号
TN407 [电子电信—微电子学与固体电子学]
TP391.7 [自动化与计算机技术—计算机应用技术]
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职称材料
题名
一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
6
作者
Sheraz Anjum
陈杰
李海军
机构
中国科学院微电子研究所通信与多媒体实验室
出处
《电子器件》
CAS
2007年第4期1375-1379,共5页
文摘
乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.
关键词
乘累加单元
改进的波兹编码
部分积
修整向量
wallace
树
压缩
器
进位保留加法器
进位传播加法器
Keywords
MAC (Multiply and Accumulate)
Modified Booth's Encoder
PPs (Partial Products)
CV (Correction Vector)
wallace
Tree Compressor
CSA (Carry Save Adder)
CPA (Carry Propagate Adder)
分类号
TN911.7 [电子电信—通信与信息系统]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
一种wallace树压缩器硬件结构的实现
管幸福
余宁梅
路伟
《计算机工程与应用》
CSCD
北大核心
2011
3
下载PDF
职称材料
2
基于FPGA的高速浮点FFT的实现研究
刘健
史彩娟
赵丽莉
《微型机与应用》
2012
7
下载PDF
职称材料
3
一种改进的基4-Booth编码流水线大数乘法器设计
周怡
李树国
《微电子学与计算机》
CSCD
北大核心
2014
4
下载PDF
职称材料
4
32×32高速乘法器的设计与实现
李军强
李东生
李奕磊
周志增
《微电子学与计算机》
CSCD
北大核心
2009
9
下载PDF
职称材料
5
67×67位乘法器的改进四阶Booth算法实现
康潇亮
雷绍充
梁峰
《电子器件》
CAS
2007
2
下载PDF
职称材料
6
一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)
Sheraz Anjum
陈杰
李海军
《电子器件》
CAS
2007
0
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职称材料
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