基于Wishbone-PCI Bridge核的红外图像高速采集系统

论述了一种红外图像高速采集系统的原理、结构和特点。针对红外成像探测系统的应用要求,基于Wishbone片上总线和PCI总线技术,应用Wishbone-PCI Bridge的IP核在单片FPGA上设计实现了红外图像高速采集系统,解决了系统调试中探测器红外图像高速传输、实时显示与处理的问题。实验表明:红外图像高速采集系统应用方便、工作可靠,满足了性能指标要求。

基于WISHBONE的可兼容存储器控制器设计

随着近年来高速计算机的快速发展,人们对存储器频宽及性能的要求越来越高。作为第2代DDR存储器的DDR2SDRAM具有高速、低功耗、高密度、高稳定性等特点,在未来的一二年里,它将逐步取代DDRSDRAM而成为内存的主流。尽管DDR2的地位正在不断上升,但DDR仍是当前流行的高速存储器。该文通过对这两种存储器的分析比较,基于WISHBONE总线,提出并实现了一种可兼容DDR与DDR2存储器的控制器。

基于Wishbone总线接口的LDPC码编码器设计

在传感器控制系统中,Wishbone是SOC的三大总线标准之一。文章采用可重构的方式设计了一种基于Wishbone总线的LDPC码编码器,可以运用到传感网的无线通讯中。该设计采用RU算法,减小了编码复杂度,将电路设计成流水线形式,可以根据编码器工作状态自适应地响应总线上的信号。对码率为1/2,码长为255、510和1023的信息码,其编码器电路在Xilinx Virtex2P系列FPGA上进行了验证,频率分别达到158、1601、66 MHz,增大了系统的吞吐率。

双向AHB-WISHBONE总线桥的设计与验证

为了方便不同的IP(intellectual property)核的连接,针对AHB与WISHBONE这两种总线的广泛性,提出了一种双向AHB-WISHBONE总线桥的设计方法。介绍了这两种总线协议的特点和结构,阐述了AHB-WISHBONE总线桥的设计结构和实现方法。该方法难点在于AHB总线突发传输的实现,且支持多个AHB设备与多个WISHBONE设备之间的相互访问。使用Verilog语言在modelsim工具下进行了验证,仿真结果表明总线桥的设计符合要求。

基于WISHBONE的SoC接口设计

本文讨论了WISHBONE体系结构及其在SoC中的应用,并描述了在TS-1嵌入式微处理器中WISHBONE的设计与实现技术。

SoC设计中WISHBONE片上总线的设计与开发

讨论了 WISHBONE片上总线的主要实现技术及其在 So C可重用设计中的主要作用 ,以及 WISHBONE体系结构在 So C中的应用 ,并以 EPStar1嵌入式微处理器中WISHBONE的设计与实现为例 ,说明了采用 WISHBONE片上总线实现 So C可重用设计的方法。

基于Wishbone SoC总线接口的高性能SDRAM控制器

介绍了一种基于Wishbone SoC总线接口的SDR SDRAM控制器的设计及在FPGA上的实现,对影响其性能的关键因素做了分析。与同类的设计相比,该控制器使用高性能、简单灵活、可复用性高的片上总线接口对SDRAM的控制命令进行了完全的封装,可以进行无限长的Wishbone总线猝发传输,并自动插入刷新操作,当一次传输跨越不同的Bank和Row时,自动插入等待周期并进行切换,可达到很高的存取效率。

基于Wishbone片上总线的PCI Bridge核的研究和应用

讨论了PCI主桥的应用和Wishbone片上总线技术,详细介绍了基于Wishbone总线的PCI Bridge核的功能、内部结构和操作方式。实验证明,在PCI系统中使用PCI Bridge核进行开发设计,电路简洁,使用方便灵活。

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流.该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案.通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率.

基于WishBone总线Cache数据一致性方案

Cache数据一致性问题是多处理器系统中必须解决的一个难点。作者在开发LX-1164安全微处理器过程中对WishBone总线标准以及MOESI协议进行了深入研究,提出了一种基于WishBone总线的Cache数据一致性设计方案,对WishBone总线标准进行了扩充,实现了对MOESI协议支持。本设计采用SMIC公司的0.18um工艺标准单元库,经仿真测试在400MHz主频下达到设计要求。

可重用片上总线Wishbone的研究

通过对可重用片上总线的研究,详细介绍了SoC片上总线Wishbone的总线结构I、P连接方式、接口信号、数据传输方式及数据的组织顺序,最后对Wishbone总线的技术特征进行了总结,并对目前较有影响的3种总线进行了比较。

基于WISHBONE片上总线的USB2.0设备控制器IP核的设计

随着SOC技术的广泛发展和USB协议的普遍应用,在芯片设计时嵌入USB设备控制器IP核变得越来越重要。WISHBONE片上总线为IP核的相互通信提供了一种更为简单灵活的实现方法。本文基于WISHBONE片上总线,设计了符合USB2.0协议的设备控制器IP软核,并通过仿真验证,符合设备使用要求。

基于Wishbone-PCI核的红外探测器注入式仿真系统

介绍了一种基于Wishbone-PCI桥核和Spartan6系列FPGA的红外探测器注入式仿真系统。重点讨论了基于PCI总线的红外图像注入接口卡的设计与实现以及Wishbone-PCI桥核技术。该系统可以代替红外侦察告警设备的头部探测器将红外仿真图像数据注入到红外告警、红外搜索跟踪等设备的实时信息处理箱,用来实现对红外侦察告警设备目标探测与目标跟踪功能的验证与仿真。该注入式仿真系统通过将前期红外侦察告警设备采集的红外图像数据与自定义的目标图像相叠加,注入到实时信息处理箱,因此该注入式仿真系统具有图像数据真实连续的特点,能更加真实地模拟现实的场景,为实时信号处理箱提供真实可靠的数据来源,有利于加快红外侦察告警设备的研发进程,缩短系统开发周期。

基于Wishbone总线片上传感器控制系统的设计

该论文在对传统传感器节点结构的分析基础上，设计了一种基于Wishbone总线的传感器控制系统结构IP核，并在Xilinx Spantan3系列的FPGA芯片上进行了调试测试。论文首先设计了以SHT7X作为传感器模块和以CC2420作为无线通信模块的传感器节点控制系统架构，然后详细设计了系统各模块，包括MCU、各种接口模块和系统连接模块，这些模块均采用WISHBONE总线标准。最后对设计进行综合、实现和调试，结果显示该设计值占用了625个Slice，最高频率达78．740MHz。

与Wishbone协议兼容的可裁剪SOC接口协议设计

可裁剪SOC设计具有最精简的结构和资源,可以获得最高的实现效率,能适应应用多样性的需求.提出一种兼容Wishbone接口协议的可裁剪SOC的接口协议,详细介绍了可裁剪SOC的IP接口总体结构、接口定义及接口适配器的具体实现形式.该协议的优点是与Wishbone接口兼容,通用性强,适用于当前低功耗、高能效、即插即用的SOC系统设计,可实现满足异质多功能模块SOC灵活配置.

AHB-Wishbone总线桥的设计与实现

为了实现SOC中集成在不同总线上的IP之间进行有效的通信,通过比较AHB总线和Wishbone总线的协议,本文提出了一种基于有限状态机的AHB-Wishbone总线桥的设计,并使用System Verilog语言实现。设计结果通过在ModelSim工具下的功能仿真,表明该总线桥符合片上总线转换的要求。

基于Wishbone总线的CRC32 IP核的设计

针对基于异或阵列实现的8bit CRC32硬件计算模块资源占用大、实测计算效率低的问题,设计了表格驱动的32bit CRC32硬件计算模块,并封装为wishbone总线接口的IP核,该IP核在Altera FPGA上实测计算效率是快速软件算法的15倍。

用户自定义Wishbone片上总线IP自动生成系统的实现

Wishbone作为一种免费开放的SoC片上总线接口标准,当前有着十分广泛的应用。根据Wishbone的标准,使用Perl/Tk语言实现了一个用户自定义Wishbone总线的自动生成系统。它具有友好的GUI配置界面,简单易用,平台独立性较好。针对具体的应用,能灵活的配置Wishbone总线,自动生成不同语言风格的总线的IP模块,极大地提高了Wishbone总线IP的设计效率。

基于片内WISHBONE总线的高速缓存一致性实现

基于IP可重用的设计方法,利用WISHBONE总线协议,把两个已成功开发出的具有自主知识产权的THUMP内核集成在一个芯片上,实现了片上多处理器FPGA。开发重点是实现基于片内WISHBONE总线的高速缓存一致性协议。

基于Wishbone总线的UARTIP核设计

介绍了一种基于W ishbone总线的UART IP核的设计方法。该设计采用了自顶向下的模块化划分和有限状态机相结合的方法,由于其应用了标准的W ishbone总线接口,从而使微机系统与串行设备之间的通信更加灵活方便。验证结果表明,这种新的架构设计是有效的。