低功耗三输入AND/XOR门的设计

三输入AND/XOR门是Reed-Muller(RM)逻辑电路的一种基本复合门电路单元.针对现有AND/XOR门电路由AND门和XOR/XNOR门级联而成,导致电路延时长、功耗大等问题,提出一种晶体管级的CMOS逻辑和传输逻辑混合的低功耗三输入AND/XOR门电路.首先在55nm CMOS工艺下,对所设计电路进行原理图和版图设计;然后对版图进行寄生参数提取,并在不同工艺角下与基于典型级联结构的电路进行后仿真分析和比较.实验结果表明,在典型工艺角下,所提出的电路的面积、功耗和功耗延迟积的改进最高分别达到18.79%,26.67%与31.25%.

符号函数激励的WASD神经网络与XOR应用

基于权值与结构确定(WASD)算法,提出和构建了一种以非连续符号函数为隐层神经元激励函数的WASD神经网络模型。通过WASD算法,能有效地确定所构建网络的权值及网络的最优结构。该文也将此网络模型应用于XOR(异或)上,并详细讨论了在带噪类型不同时网络在此应用上的性能。计算机数值实验结果验证了所提出的权值与结构确定法能够有效地确定出网络的最优权值与结构,所构建的WASD网络在XOR应用上具有优秀的抗噪性能。另外,通过对比符号函数激励的WASD神经网络与幂函数激励的WASD神经网络在高维XOR应用方面的性能差异,证实了所提出的符号函数激励的WASD神经网络及算法在解决非线性问题时的优越性。

基于XOR的(2,2,n)多秘密视觉密码

针对现有多秘密视觉密码方案像素扩展度较大和相对差较小的问题,从像素扩展度与秘密数量之间的关系入手,通过设计关联算法和分享算法,提出了一种基于XOR运算的(2,2,n)多秘密视觉密码方案,该方案能够利用XOR和OR两种运算来恢复任意数量的秘密图像。实验结果表明,该方案在像素扩展度和相对差上与以往方案相比都有较大改善。

基于量子遗传算法的XOR/AND电路功耗和面积优化

通过研究量子遗传算法、XOR/AND逻辑展开式及其对应电路的功耗和面积关系,提出一种基于量子遗传算法的单输出XOR/AND电路功耗和面积同时优化的算法.从量子比特、量子叠加态的概念出发,结合XOR/AND电路的功耗估计模型,以XOR/AND门电路数衡量电路面积,利用染色体编码、适应度函数构造和量子旋转门调整等方法,有效实现了功耗和面积的折中.将提出算法与遍历算法和整体退火遗传算法进行比较,结果表明该算法高效、稳定、收敛速度快.对较大规模电路的测试结果表明,该算法的优化结果与极性为零时的XOR/AND电路相比,功耗和面积平均节省了81.7%和54.7%.

XOR标集的逆向组合拍卖的获胜者确定问题

基于XOR标集的逆向组合拍卖使得竞标者可以更准确地表达对多种不同资源组合的偏好,建立了适于基于XOR标集的逆向组合拍卖获胜者确定问题的一般模型,设计了三个预处理规则,在此基础之上设计了基于预处理规则的改进最大-最小蚁群算法(MMAS)——PRIM(preprocessing rules-based improved MMAS),解决基于XOR标集的逆向组合拍卖获胜者确定问题.仿真结果表明,提出的预处理规则能够缩小搜索空间,并有效地尽早停止不可能产生最优解的搜索.与CPLEX的计算对比表明,提出的PRIM算法能够有效的求解基于XOR标集的逆向组合拍卖获胜者确定问题,改进效果明显.

基于XOR运算的多幅图像的数字水印算法

针对多媒体数据网络传输的安全性问题 ,研究了数字水印系统模型和单幅水印图像的嵌入算法 ,并且给出了基于XOR运算的多幅图像的数字水印算法 。

低功耗三输入异或(XOR)门

基于常用三输入异或(XOR)门实现方法的分析,设计了一种新的基于晶体管级的三输入XOR门电路.与已公开发表的典型电路相比较,文中所建议的电路具有低功耗和低功耗延迟积(PDP)的特性.

XOR和XNOR门的神经网络

M.L.Bushnell教授在[1]中分别给出了一个XOR和XNOR门的神经网络.本文推广了他的结果,给出了XOR和XNOR门的所有部分对称和全对称神经网络.从而,拓广了神经网络在电路模拟和自动故障模型生成中的应用范围.

基于XOR算法从磁盘崩溃中恢复数据之策略

对服务器数据的保护目前绝大多数采用备份盘技术,数据盘数量与备份盘数量相等。采用冗余盘技术,冗余盘数量小于数据盘数量,这主要得益于逻辑异或XOR算法。无论是单磁盘崩溃或者两个磁盘同时崩溃,利用冗余盘数据与未损数据盘数据进行XOR运算,均能对磁盘崩溃后的数据进行有效恢复。

共享指令缓存XOR散列索引的研究与设计

SPMD(Single Program Multiple Data)是高性能领域的主要工作模式之一,该模式下邻近核心执行相同的程序块,但根据处理数据或控制流的差异,临近核心的指令流并不完全相同.L1 ICache(Instruction Cache)共享技术通过将邻近核心的L1 ICache共享,能有效利用众核处理器SPMD工作模式的特点,同时能缓解片上资源紧张的问题.但共享结构会带来访问冲突,对性能有不利影响.本文基于排队网络对共享ICache的访问冲突进行了理论分析,该理论分析依据核心对共享ICache体的访问特性进行建模,避免了直接抽象物理节点导致的模型访存特性模糊问题.根据理论推导的指令缓存性能损失原因,本文设计了面向共享L1 ICache的低访问冲突XOR散列函数.函数的设计综合考虑搜索了代价和工程实现复杂性,在保证散列线性空间随机散列能力的前提下,对附加延迟、功耗开销进行控制.该散列函数基于异或操作,通过调整ICache排队网络模型的节点转换概率,降低了共享L1 ICache的访问冲突.实验结果表明,在指令缓存总容量为32 KB的四核心簇上,使用XOR散列的共享L1 ICache结构较私有L1 ICache结构性能平均优化11%,较使用低位交错策略的共享L1 ICache结构性能平均优化8%,较使用面向跨步访存散列策略的共享L1 ICache结构性能平均优化3.2%.

XOR和XNOR门的神经网络

1988年,M.L.Bushnell等在CAD国际会议上首次提出门电路的神经网络,并给出了基本门电路NOT、AND、OR、NAND和NOR的神经网络。最近。

基于SHA与XOR的快速加密算法

在信息系统中很多重要数据需要加密,各种加密算法如AES、DES、IDEA等都在广泛应用,一种基于SHA与XOR的加密算法可以实现信息快速安全加密。

三元XOR问题的神经网络学习

一个给定的神经网络能否学习一个给定的样本集一直是一个有趣的问题.对于单隐层前馈神经网络,当隐层神经元的数量和样本的数量相等时,这个问题是平凡的.而对于隐层神经元的数量少于样本数量这种情况,相关讨论还很少,值得更多的关注和研究.本文关于这个问题提出了一种方法,并将其应用到三元XOR问题中,给出了一些初步结果.

基于灰狼优化边缘检测和XOR编码的图像自适应隐写算法

基于人眼视觉感知特性,提出了一种新型的边缘检测和XOR编码相结合的图像自适应隐写算法。通过设计基于灰狼优化(grey wolf optimization,GWO)算法的边缘检测,根据秘密信息的大小自适应地调整边缘检测阈值,利用粒子群优化(particle swarm optimization,PSO)算法优化边缘和非边缘像素的嵌入位数,结合XOR编码实现对混沌加密后的秘密信息的嵌入。实验结果表明,该隐写算法比现有文献算法具有更大的隐写容量,能较好地保持载密图像的不可感知性,并已通过像素差值直方图(pixel difference histogram,PDH)安全性分析。

基于XOR运算的多秘密视觉密码

将XOR运算引入多秘密视觉密码能够改善方案的恢复效果,但容易引起攻击者的注意。按照共享份分块构造的思路,结合(k,k)单秘密视觉密码的基础矩阵,设计了一种基于XOR运算的多秘密视觉密码方案。在恢复秘密时,对共享份进行XOR操作即可完全恢复多个秘密图像,而且防止了攻击者根据恢复图像及共享份的大小推断授权子集的数量。实验结果表明恢复图像与原秘密图像相比无失真。

为基于XOR的RAID-6码设计的并行编解码算法

RAID-6被广泛应用于存储系统中对数据进行保护.其中基于XOR的RAID-6码具有计算复杂度低的优点,因而受到广泛的关注和应用.但是,这类编码的潜在并行能力还没有被充分地挖掘和发挥.分析了基于XOR的RAID-6码的编解码过程,把校验方程的计算分解为预计算和递归求解2个阶段,其中预计算阶段可以被并行执行.此外,还观察到多种RAID-6码具有z-turn性质——只要失效情况在该RAID-6码的容错能力范围内,就至少有1个校验方程只包含1个不可用的数据块.基于此,设计了一个并行的编解码算法EOPC(equation-oriented parallel coding),用以实现具有z-turn性质的基于XOR的RAID-6码的编解码过程.在RDP码和P-Code上的编解码实验表明,使用EOPC实现的编解码过程与传统串行实现方法相比,在编解码吞吐率上有超过50%的性能提升.

基于XOR Hash的快速IP数据包分类算法研究

文章在哈希算法的基础上,提出了一种基于异或哈希的IP分类算法,该算法的核心有三点:一是将目的/源IP、目的/源端口和协议五域连成比特串,然后分为五块后进行异或,获得分类关键值;二是为了降低冲突率,将异或后的关键值再与一个随机数进行异或,获得最终分类索引值;三是为了保证查找到的规则的正确性,对每一个索引值的源/目的IP地址均匹配一次。通过以上三点改进一般会降低算法的时间复杂度和空间复杂度,通过仿真,当对1万条分类规则进行包分类时,该算法的包分类速度可以达到2Mpps,所消耗的最大内存为6MB。

三输入高性能AND/XOR复合门电路设计

针对现有"与/异或"(AND/XOR)复合门级联设计电路存在功耗大、延时长等不足,提出一种基于晶体管级的三输入AND/XOR复合门电路结构.通过采用多轨结构、缩短传输路径以及混合CMOS逻辑设计方法,克服了原有电路中单一逻辑和单轨结构信号路径长的不足,进而提高了电路性能.在55nm的CMOS技术工艺和PTM多种工艺下,经过HSPICE模拟和Cadence提取版图的后仿真,显示所设计的电路具有正确的逻辑功能,相较于采用门电路级联而成的AND/XOR电路,本电路在不同负载、频率和PVT组合等情况下的延时、功耗和功耗延迟积(PDP)都得到了明显改善.

低功耗XOR门的快速分解技术

为了在相对短的时间内得到基于XOR门电路的最优结构,并达到功耗优化的目的,以XOR门输入信号的概率为依据进行低功耗分解,提出了一种新的基于XOR门的电路功耗优化技术.实验结果表明:提出的算法能在更短的时间内实现功耗优化,且比现有的方法最多可提高8.9%,同时也证明了提出的算法在功耗节省方面比其他同类算法更有效.

基于XOR和前向纠错的5G无线接入网络编码方案

为满足工业应用对5G通信系统的可靠性和延迟要求,提出了基于异或(XOR)编码和前向纠错机制的5G无线接入网络(RAN)编码方案,其中,将两个连续协议数据单元(PDU)通过XOR机制合并在一起,防止某条链路的传输错误扩散到PDU的其他副本。通过前向纠错机制,主动纠正任何两个同时发生的无线链路错误。由此在分组传输中增强了解码关联性,提高无线链路故障情况下的分组恢复能力。并提出编码重传自适应切换策略,进一步平衡通信量需求和不同链路故障情况下的分组恢复性能。仿真结果表明,所提方案能够有效提高分组传输成功率,且通信成本效率优于其他优秀方法。