ISO/TS16949:2009质量体系在集成电路制造公司的实施

本文介绍了上海华力微电子有限公司运用项目管理技术,对公司内外部过程进行系统管理,对过程指标实现目标管理,从而在集成电路制造行业成功实施ISO/TS16949:2009质量体系。

基于智能服装的消防员位置信息融合研究

智能防护服在传统的功能性消防服中嵌入检测相关信息的各类传感器,以此可以实时检测火场环境信息等。掌握消防人员在火场中的位置也非常重要,由于采用GPS接收器定位高度的精度并不理想,所以将其与气压高度测量仪组合测量得出消防人员的位置信息。这样可以及时反应消防员所处环境情况和位置信息并同时传输到消防车指挥系统,使消防指挥员在掌握现场情况下,更准确地实现调度。将气压高度测量仪和GPS接收器的收集的信息组合,基于联合卡尔曼滤波算法,并由Matlab仿真,发现高度定位的精准度提高较大幅度。

DOE技术在低电压CMOS晶体管中的质量控制

采用DOE(Design of Experiment)试验方法进行了CMOS晶体管工艺流片的分卡操作,研究18个样品的Vt区注入Dvt、N场注入DNF、TEMP注入DP这3种注入剂量变化的情形下阈值电压Vtn和Vtp的调控优化值。通过最大跨导法测试阈值电压Vtn和Vtp,考查3种注入剂量对Vtn和Vtp的影响趋势,发现Dvt和DNF直接决定Vtn,Dvt和DP直接决定Vtp。结果表明,Vtn为0.082 V^0.600 V,关系式为Vtn=0.15791Dvt+0.12320DNF+0.11433;Vtp为0.0535 V^0.6300 V,关系式为V2tp=-0.03077D2vt-0.01688D2P+0.71899。

一种新结构硅TPJBS二极管的器件与工艺仿真

为了满足电子与电气系统中较高反压快恢复二极管的应用需求,提出了一种硅沟槽P型结势垒肖特基复合二极管(TPJBS)新结构。对该TPJBS的正向导通特性和反向击穿特性进行了仿真试验、测试与优化,结果表明,与传统肖特基快恢复二极管(SBD)相比,经过优化的TPJBS器件的通态电流、导通电阻、通态压降等特性均有明显改善。其中,其反向泄漏电流密度降低了5~7个数量级,击穿电压则提高1倍多,更适用于需要较高反压快速恢复二极管的电子与电气系统的应用。为了验证该TPJBS的可制造性,采用半导体器件与工艺仿真软件TCAD对该TPJBS进行虚拟制造,结果表明,在目前的超薄片功率半导体工艺条件下,经过优化的TPJBS器件具有一定的可制造性。

高密度等离子体淀积工艺对颗粒度的影响

高密度等离子体(High Density Plasma,HDP)淀积工艺具有卓越的沟槽填充性能,广泛应用于深亚微米及更先进的集成电路制造的关键工艺环节.由于其淀积与溅射相结合的工艺特点,HDP中颗粒水平直接影响器件量产的良率与可靠性,是HDP工艺中的最大问题.针对集成电路量产工艺中频繁出现的HDP颗粒问题,通过分析HDP淀积颗粒成分,发现其中含有非反应气体成分氟(F)和铝(Al).利用等离子体中的氧离子修复工艺设备的腔室穹顶,降低由于预淀积薄膜黏附不足而造成剥离性颗粒;研发出氧气(O_2)钝化工艺,应用于硅片淀积间隙的腔室原位清洗工艺;通过实验设计,分析和优化O_2钝化的具体工艺条件.研究表明,将优化后的带有O_2钝化的原位清洗工艺方案应用于集成电路实际量产制造,HDP工艺的颗粒水平整体降低50%.

亚分辨率辅助图形对28纳米密集线条光刻成像的影响

亚分辨率辅助图形(Sub-Resolution-Assist-Feature,SRAF)是光刻工艺图形增强技术(Resolution Enhancement Technology,RET)中广泛应用的一种方法。本文设计实验在密集图形(线宽/距离比约1:1)外侧放置不同的SRAF,研究了SRAF对于密集图形内部线条成像的影响,通过实验数据总结和理论分析,提出了最佳的SRAF放置位置。此外,本文还设计了一种与设计图形线宽一样大小的SRAF,并比较了其与传统尺寸SRAF对密集图形内侧线条成像的影响。

栅介质氧化层缺失缺陷的形成原因及解决方案

氮氧化技术是45 nm及以下技术节点栅介质制备的关键工艺,严格控制由氮氧化工艺所诱发的界面缺陷是提高栅介质质量的重点。研究了形成栅介质氧化层缺失缺陷的原因,并提出了解决方案。结果表明,原位水蒸气生成(ISSG)热氧化形成栅介质氧化层后的实时高温纯惰性氮化热处理工艺是形成栅介质氧化层缺失缺陷的主要原因;在实时高温纯惰性氮化热处理工艺中引入适量的O2,可以消除栅介质氧化层的缺失缺陷。数据表明,引入适量O2后,栅介质氧化层的界面陷阱密度(Dit)和界面总电荷密度(ΔQtot)分别减少了12.5%和26.1%;p MOS器件负偏压不稳定性(NBTI)测试中0.1%样品失效时间(t0.1%)和50%样品失效时间(t50%)分别提高了18%和39%;32 MB静态随机存储器(SRAM)在正常工作电压和最小工作电压分别提高了9%和13%左右。

氧化钽阻变存储器的初始化电压调制

采用物理气相沉积和等离子体氧化工艺制备氧化钽阻变薄膜,利用X射线光电子能谱分析技术对阻变薄膜进行表征。系统研究等离子体氧化时间和阻挡层厚度对初始化电压的影响。研究表明,器件初始化电压随氧化时间增加而增大,同时增加阻挡层厚度可有效降低初始化电压。基于40 nm互补金属氧化物半导体量产工艺平台,成功地在40 nm晶体管后段集成了阻变单元,制备了氧化钽阻变存储器,其初始化电压为3.3 V,置位/复位电压在1.8 V以内。

激光脉冲退火对40nm超浅结和pMOS器件性能的优化

使用二次离子质谱(SIMS)和电学特性参数测量深入研究了在40 nm低功耗工艺中,激光脉冲退火(LSA)对超浅结(USJ)以及其对pMOS器件有源区和多晶硅栅方块电阻、阈值电压卷曲曲线和本征特性曲线的影响。从SIMS结果可以看出,LSA由于其作用时间非常短(微秒量级),与锗的预非晶化离子注入结合起来,在完成注入离子激活的同时,有效避免不必要的结扩散,从而控制结深,形成超浅结。从进一步的电学特性测量上发现LSA对器件的薄层电阻、结电容和结漏电流也有非常大的影响:LSA和尖峰退火(SPK)共同退火的方式较单独的SPK退火方式,多晶硅方块电阻降低10%,而结电容和结漏电流也相应分别降低3%和50%,此外,相比于单独的SPK退火,LSA和SPK共同退火的方式也具有更好的阈值电压卷曲曲线和本征特性曲线特性。

28nm工艺制程SRAM高低温失效分析

采用SRAM读/写功能分析、晶圆可接受测试(WAT)分析、SRAM操作电路分析相结合的方法,找出28 nm工艺平台开发过程中高温(125℃)和低温(-40℃)测试条件下静态随机存储器(SRAM)比特失效的根本原因,发现高温比特失效是由于SRAM器件局部不匹配带来的β值偏小导致的读串扰失效,低温失效是由于SRAM器件局部不匹配带来的γ值偏小导致的写失效。结果显示28 nm工艺平台SRAM的高低温比特失效对SRAM器件的局部匹配及均匀性较敏感,可以通过优化该平台器件的局部匹配和均匀性改善这种失效。这种SRAM高低温失效的分析方法及结论在集成电路制造行业尤其是对于高阶工艺研发过程具有较好的参考价值。

大数据分析在半导体可靠性研究中的应用

常规复杂耗时的工艺可靠性评估已经成为开发先进工艺的瓶颈问题,为了满足技术开发对可靠性性能的更高要求,提出利用"大数据"的概念,以数据库为手段的一种有效的分析处理流程。通过这种分析方法,可以使滞后、浪费成本的"事后"评估变成有效的"事前"控制,及时发现并改善可靠性问题。研究中通过实例说明该方法可以使可靠性测试评估更高效,进一步解释它对于快速发现并改善工艺缺陷的作用,同时该方法还能对优化电路设计避免可靠性问题提供参考。可以得出,通过对大量有效数据的分析处理,最大程度地挖掘各数据库的价值和相关性,可以协助产品品质和可靠性得到不断提升。

ISSG及其氮化工艺对栅氧化层性能的改善

栅氧化层的击穿和漏电是阻碍半导体集成电路发展的重要因素,提高栅氧化层的均匀性可极大地改善栅氧化层的性能。通过引入N2等惰性气体,在高温下对原位水汽氧化法形成的栅氧化层进行实时退火处理。实验结果表明:与没有经过高温N2实时退火处理的栅氧化层相比,经过高温N2实时退火处理的栅氧化层表面均匀度可提高40%左右,栅氧界面态总电荷可减少一个数量级。PMOS器件负偏压不稳定性(NBTI)测试中0.1%样品失效时间(t0.1%)和50%样品失效时间(t50%)分别提高28.6%和40.7%。

半导体刻蚀工艺的晶圆背面颗粒研究

半导体制造过程中,干法刻蚀工艺需要晶圆背面与设备接触,把晶圆固定和支撑住,掌握晶圆背面颗粒状态对半导体工艺制程相当重要。本文主要研究前段刻蚀工艺后晶圆背面颗粒的状态、对工艺制程的影响以及降低这种影响的方法。前段刻蚀工艺由于稳定性、精确性和准确性的高要求,需要在每片晶圆作业完后对刻蚀腔体进行自身清洁和聚合物再淀积,以此来保证每片晶圆都有一致的刻蚀环境,刻蚀腔体中的静电吸盘(ESC)表面会覆盖聚合物,此聚合物的反应对温度非常敏感,由于ESC本身硬件的特性,表面聚合物淀积不均匀,造成与其接触的晶圆背面颗粒数很高。对其他晶圆正面造成严重的影响,分析晶圆背面颗粒在设备传输过程中的变化,通过优化晶圆冷却装置和冷却时间,有效地降低晶圆背面颗粒对其他晶圆正面的影响。

基于SONOS型嵌入式flash存储器的扰动失效测试算法研究

目前flash扰动失效测试算法无法检测SONOS型flash存储器的全部扰动失效,特别是对读扰动失效检测的失效覆盖率低,且测试效率不高.针对这一问题,本文对March-FT测试算法进行扩展和优化,提出了一种用于检测SONOS型flash存储器的扰动失效测试算法——March-SONOS.结合算法评估系统验证,March-SONOS测试算法可检测SONOS型flash存储器的全部扰动失效,且失效覆盖率达到100%,同时算法测试效率提高55.97%.

一种根据晶圆移动量精确预测光刻胶日用量的方法

在半导体代工厂根据光刻胶的有效期非常短的特征,制定了一种根据晶圆移动量精确预测光刻胶日用量的方法.该文在分析传统的计算方法的特点上,进行了根据各项目的DPML的设置来对Fab里晶圆移动量来进行每日预测方法的研究,同时进一步阐述了根据每个光刻层所需要的光刻胶的量预测出每日光刻胶的实际用量的方法,并提出了误差的修正措施.有效地减少了光刻胶在库呆滞的时间,减少了浪费.

空调动力系统与物料控制问题分析

能源及物料是人类赖以生存和发展的基本条件,也是人类进行社会生产和生活必不可少的物质。目前在我国,能源紧张已成为制约我国经济健康、快速发展的突出问题。随着党和国家对节能减排工作的日益重视,建筑节能也成为研究的重要课题之一。鉴于我国空调行业能源使用率低下,空调能耗逐年增加的情况,采用更为经济的运行方式,节约空调使用能源,促进该行业健康、快速、持续的发展显得尤为重要。本文关于空调动力系统与物料控制问题做出了5个方面的阐述,分别为:研究开发新的动力节能系统;提高动力设备的使用效率;做好空调动力系统的维护与保养;合理控制备件库存从而控制物料;注重动力系统设计的合理性与施工的规范性。如果能根据实际情况因地制宜,合理、综合地运用上述几种方法,注意相关方面的要求和操作,相信在空调系统节能方面会取得不错的效果。

带有自偏置功能的高性能带隙基准源电路设计

本文采用HLMC(华力)55LP工艺,设计了一个输入范围1.6V-3.3V,输出范围为1.2V±2%的BGR(带隙基准源)。本文首先介绍BGR的工作原理,同时着重介绍本设计中所使用的新的设计方法及其优势。本次设计经过Cadence仿真工具进行仿真验证,得到高的输出精度。

基于高频延迟锁相环的高性能电荷泵的设计与研究

本文设计了一款输出频率400MHz-800MHz的高频延迟锁相环(DLL),同时详细分析了电荷泵(CHP)的工作原理和影响CHP性能的因素,然后提出了一系列解决CHP非理想效应的方法。spectre仿真显示,自补偿结构的CHP上下两路电流的匹配精度可以达到0.7%以内;CHP开关切换过程中,在滤波电容上产生的电压毛刺在280uV以内,电荷注入所导致的电压非线性误差(△V)小于14uV。

锁相环中高性能电荷泵的电路设计

本文对PLL(锁相环)中CHP(电荷泵)电路的工作原理和影响CHP电路性能的因素进行分析,然后基于HLMC55LP工艺,实现了一个应用于PLL中的高性能CHP电路设计。spectre仿真表明,在CHP输出电压的整个变化范围内,CHP上下两路电流的匹配精度可以达到1.5‰以内;CHP开关切换过程中,在滤波电容上产生的电压毛刺在6.6uv以内。

一种电荷泵型低抖动锁相环电路设计

本文采用HLMC55LP工艺,设计了一个输入范围5-500MHz,输出范围62.5-1500MHz的CPPLL(电荷泵型锁相环)。本文着重介绍电荷泵型锁相环的整体架构,以及叙述各模块的设计,仿真结果和环路稳定性的定量计算以及公式推导,本设计经流片验证,在1.08-1.32V电压范围能够正常工作,并且功耗小于5mA,同时在各频率点的抖动测试中,RandomJitter小于8psRMS。