存储器与FPGA接口互连的信号完整性设计

随着芯片性能的提升,芯片数据传输速率越来越高,高速信号导致信号串扰、振铃等一系列信号完整性问题。针对高性能FPGA与高性能存储器之间的电路接口设计,提出了一套在FPGA控制器极限频率工作下的单端信号阻抗匹配以及传输线设计仿真方案,实现单根数据线传输速率达到800MHz。利用Cadence Sigrity软件对接口电路建立模型,进行传输线串扰,阻抗匹配仿真,验证了设计方案的可行性。