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天数智芯:坚守通用GPU主业,释放算力无限活力
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作者 《张江科技评论》 2023年第4期26-28,共3页
基于对技术和产业发展的深刻认识,天数智芯坚持自主创新,实现了国内通用GPU从0到1的突破并率先规模量产,为各行业创新发展提供原动力。
关键词 行业创新 自主创新 量产 原动力 天数
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基于RISCV-32I的微处理器的设计与实现
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作者 邹和仕 《中国新通信》 2023年第7期7-9,共3页
随着RISCV-32I技术的不断发展和应用,微处理器的设计具有高速度、高集成度的特点,微处理器也日益受到人们的重视。微处理器外部设备应具备充分的功能性,在数据收集、指令存储、CPU控制等方面,微处理器不仅需要具有充分的功能(运算逻辑... 随着RISCV-32I技术的不断发展和应用,微处理器的设计具有高速度、高集成度的特点,微处理器也日益受到人们的重视。微处理器外部设备应具备充分的功能性,在数据收集、指令存储、CPU控制等方面,微处理器不仅需要具有充分的功能(运算逻辑组件、寄存器组件、控制组件),而且需要足够快的运算速度。CPU是微处理器的核心,RISCV-32I技术负责处理计算机内部和外部的所有信息。 展开更多
关键词 RISCV-32I 微处理器 创新设计
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RISC-V多核处理器存储系统架构分析 被引量:1
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作者 邹和仕 《自动化应用》 2022年第12期104-106,111,共4页
研究RISC-V多核处理器的存储系统架构是为了了解其运行机制,并掌握制约此类处理器运行效率的主要因素。以RISC-V多核处理器为分析对象,通过查阅用户手册及设计参数明确其存储系统架构,包括主存、通用寄存器组以及Cache。通用寄存器组位... 研究RISC-V多核处理器的存储系统架构是为了了解其运行机制,并掌握制约此类处理器运行效率的主要因素。以RISC-V多核处理器为分析对象,通过查阅用户手册及设计参数明确其存储系统架构,包括主存、通用寄存器组以及Cache。通用寄存器组位于处理器的内核中,用于暂时存储参与运算的参数以及运算结果。Cache位于主存和CPU之间,分为L1 Cache和L2 Cache两层,其读写速度接近CPU,用于暂时存储小部分CPU近期需要访问的主存数据。主存物理设备为动态随机存取存储器,由CPU写入指令和数据,并接受访问。根据该处理器的系统架构可知,影响其运行效率的主要因素为Cache与主存之间的映射方式、Cache的写入策略以及数据替换策略。 展开更多
关键词 RISC-V多核处理器 存储系统 架构
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数字经济赋能高质量增长的机理与政府政策重点
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作者 卢红梅 《经济与社会发展研究》 2024年第16期22-24,共3页
数字经济具有重要的赋能作用,可以促进高质量增长。本文摘要探讨了数字经济赋能高质量增长的机理和政府政策的重点,鼓励相关部门在数字经济发展过程中,关注数字化基础设施建设、政策支持和监管框架构建等重点领域,以推动数字经济的蓬勃... 数字经济具有重要的赋能作用,可以促进高质量增长。本文摘要探讨了数字经济赋能高质量增长的机理和政府政策的重点,鼓励相关部门在数字经济发展过程中,关注数字化基础设施建设、政策支持和监管框架构建等重点领域,以推动数字经济的蓬勃发展。 展开更多
关键词 数字经济 高质量增长机理 政府政策重点
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