非易失性突触存储阵列及神经元电路的设计

传统的神经形态芯片一般采用SRAM阵列来存储突触权重,掉电后数据会丢失,且只能通过单一地址译码进行存取,不利于突触权重的更新.为此,本文基于40nm先进工艺并结合嵌入式相变存储器设计了一种非易失性突触存储阵列及神经元电路,为神经元的突触权重存储和更新提供了一种有效、高速和低功耗的解决方案.

一种采用新型逻辑算法的SAR ADC

基于SMIC 40nm CMOS工艺,设计了一种12位逐次逼近寄存器式模数转换器(SAR ADC).在正常工作模式的基础上,增加了当模拟输入信号变化缓慢时,锁定前4位,仅转换后8位的工作模式,降低了ADC的功耗,提高了ADC的采样率,同时分辨率保持不变.当模拟输入信号变化较大时,ADC又可重新回到正常工作模式.在1.1V的电源电压,3.6 MS/s的采样率下,ADC总功耗为43μW,品质因数FOM为10.1fJ/(conv.·step).

基于二极管单元的高密度掩模ROM设计

针对传统ROM(Read-Only Memory)存储密度低、功耗高的问题,该文提出一种采用二极管单元并通过接触孔编程来存储数据的掩模ROM。二极管阵列采用双沟槽隔离工艺和无间隙接触孔连接方式实现了极高的存储密度。基于此设计了一款容量为2 Mb的掩模ROM,包含8个256 kb的子阵列。二极管阵列采用40 nm设计规则,外围逻辑电路采用2.5 V CMOS工艺完成设计。二极管单元的有效面积仅为0.017μm^2,存储密度高达0.0268mm^2/Mb。测试结果显示二极管单元具备良好的单元特性,在2.5 V电压下2 Mb ROM的比特良率达到了99.8%。