芯片氧化层静电放电击穿模型研究

提出了芯片门电路硅氧化层静电放电介质击穿的物理模型．并使用该模型讨论了介质击穿场强与介质厚 度的关系,讨论了介质击穿电压与ESD(静电放电)敏感度的尺寸效应,对于厚度为0．01μm、面积为 9．09×10-6 cm2氧化层,其击穿电压约为208 V;若面积不变,厚度缩小为原来的1／10,则其击穿电压降为160 V; 若面积也等比例缩小,则击穿电压降为20 V,其结果是耐ESD的能力大幅度降低．

IC器件在HBM ESD脉冲电压下的介质击穿实验研究

在IC器件氧化绝缘层介质击穿物理模型的基础上,讨论了人体带电放电模型(HBM ESD)中的波动电压 加于氧化层上时的介质击穿．发现了氧化层上的俘获空穴密度临界值随薄膜厚度的变化十分敏感,当厚度由 0．010 μm减少至0．003 μm时,俘获空穴密度临界值由0．100 C／cm2减少至0．002 C／cm2．相应地,IC器件抗ESD 的性能也急剧下降．

降低粉体料仓空间电位物理模型与关键技术研究

提出并建立了同轴双圆柱料仓结构电场分布物理模型,给出了内外圆柱间的最大电位方程;提出了如何使内外圆柱间的最大空间电位降至最小的设计思路与技术路线;适当选取内圆柱半径,就能使内外圆柱间的最大空间电位降低至原来电位的17%.