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芯片设计服务业的兴起及世芯电子的独特定位
1
作者
周佳敏
《集成电路应用》
2003年第11期55-56,共2页
1 芯片设计服务的兴起根据国际知名市场调查公司Cartner Dataquest指出:2001年全世界设计服务市场总值高达20.7亿美元(US(?)2.7Billion),其中芯片设计服务总值占了约百分之五十。Dataquest估计全球约有800家芯片设计服务公司,形成百家...
1 芯片设计服务的兴起根据国际知名市场调查公司Cartner Dataquest指出:2001年全世界设计服务市场总值高达20.7亿美元(US(?)2.7Billion),其中芯片设计服务总值占了约百分之五十。Dataquest估计全球约有800家芯片设计服务公司,形成百家争鸣的盛况。
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关键词
芯片设计服务业
ASIC
世芯电子公司
市场竞争
片上系统芯片
下载PDF
职称材料
世芯电子IC高端设计服务项目签约合肥
2
《中国集成电路》
2016年第11期40-40,共1页
日前,世芯电子集成电路高端设计服务项目签约仪式在合肥市政务中心举行。
关键词
电子集成电路
服务项目
合肥市
设计
IC
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职称材料
3200 Mbps DDR4 PHY的物理设计优化
被引量:
3
3
作者
任小敏
苏皆磊
+1 位作者
倪哲勤
王琴
《微电子学与计算机》
北大核心
2019年第7期1-5,共5页
以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性...
以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性再结合面积和时序等性能的优化确定了DDR4PHY的布局形状.时钟树综合时,对比分析了传统的时钟树综合CTS和优化设计过的多源时钟树综合MSCTS,设计了针对DDR4PHY模块特点的大型多位缓冲器M2M8,其驱动距离可以达到1200μm.仿真实验结果表明,优化后的时钟树结构级数从65级降到19级,时钟最大延迟最多降低了48.37%,时钟偏差减少了52.33%,功耗降低了17.24%,DDR4PHY的各项性能优化结果显著,达到实验目的.
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关键词
DDR4PHY
时钟树综合
多源时钟树结构
多位缓冲器
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职称材料
SoC中的电源设计、分析与验证
被引量:
4
4
作者
邬少国
《电子产品世界》
2004年第06A期88-90,共3页
本文分析了深亚微米下超大规模SoC的电源设计中存在的问题,给出了业界适用的设计、验证方法,并以工程设计为例,给出层次性SoC设计中电源设计、验证的适用流程。
关键词
SOC
系统芯片
电源电压降
地电压反弹
电源网格
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职称材料
用Magma软件解决65纳米/40纳米SoC设计的可制造性问题
5
作者
Brian Jia
《工业设计》
2009年第7期51-52,54,共3页
本文介绍了采用微捷码(Magma)软件的临界面积分析(CAA)和虚拟化学机械研磨(VCMP)等可制造性设计(DFM)技术,并在测试案例中展示了DFM的改善效果。
关键词
DFM
CAA
VCMP
LPC
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职称材料
题名
芯片设计服务业的兴起及世芯电子的独特定位
1
作者
周佳敏
机构
世芯电子
股份有限公司
出处
《集成电路应用》
2003年第11期55-56,共2页
文摘
1 芯片设计服务的兴起根据国际知名市场调查公司Cartner Dataquest指出:2001年全世界设计服务市场总值高达20.7亿美元(US(?)2.7Billion),其中芯片设计服务总值占了约百分之五十。Dataquest估计全球约有800家芯片设计服务公司,形成百家争鸣的盛况。
关键词
芯片设计服务业
ASIC
世芯电子公司
市场竞争
片上系统芯片
分类号
F407.63 [经济管理—产业经济]
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职称材料
题名
世芯电子IC高端设计服务项目签约合肥
2
机构
世芯电子
出处
《中国集成电路》
2016年第11期40-40,共1页
文摘
日前,世芯电子集成电路高端设计服务项目签约仪式在合肥市政务中心举行。
关键词
电子集成电路
服务项目
合肥市
设计
IC
分类号
F426.63 [经济管理—产业经济]
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职称材料
题名
3200 Mbps DDR4 PHY的物理设计优化
被引量:
3
3
作者
任小敏
苏皆磊
倪哲勤
王琴
机构
上海交通大学
电子
信息与电气工程学院
世芯电子
有限公司
出处
《微电子学与计算机》
北大核心
2019年第7期1-5,共5页
基金
自然基金号(61176037)
文摘
以一款基于TSMC 16nm FinFET工艺的HPC(High Performance Computing)芯片中DDR4PHY模块为研究对象,提出了其物理设计及优化方案,完成了DDR4PHY的布图规划和布局、时钟树综合与优化和时序收敛分析.布图规划时考虑到宏单元和IO单元的特性再结合面积和时序等性能的优化确定了DDR4PHY的布局形状.时钟树综合时,对比分析了传统的时钟树综合CTS和优化设计过的多源时钟树综合MSCTS,设计了针对DDR4PHY模块特点的大型多位缓冲器M2M8,其驱动距离可以达到1200μm.仿真实验结果表明,优化后的时钟树结构级数从65级降到19级,时钟最大延迟最多降低了48.37%,时钟偏差减少了52.33%,功耗降低了17.24%,DDR4PHY的各项性能优化结果显著,达到实验目的.
关键词
DDR4PHY
时钟树综合
多源时钟树结构
多位缓冲器
Keywords
DDR4 PHY
clock tree synthesis
multi-source clock tree structure
multi-bit buffer
分类号
TN4 [电子电信—微电子学与固体电子学]
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职称材料
题名
SoC中的电源设计、分析与验证
被引量:
4
4
作者
邬少国
机构
世芯电子
(上海)
出处
《电子产品世界》
2004年第06A期88-90,共3页
文摘
本文分析了深亚微米下超大规模SoC的电源设计中存在的问题,给出了业界适用的设计、验证方法,并以工程设计为例,给出层次性SoC设计中电源设计、验证的适用流程。
关键词
SOC
系统芯片
电源电压降
地电压反弹
电源网格
分类号
TN402 [电子电信—微电子学与固体电子学]
下载PDF
职称材料
题名
用Magma软件解决65纳米/40纳米SoC设计的可制造性问题
5
作者
Brian Jia
机构
世芯电子
有限公司
出处
《工业设计》
2009年第7期51-52,54,共3页
文摘
本文介绍了采用微捷码(Magma)软件的临界面积分析(CAA)和虚拟化学机械研磨(VCMP)等可制造性设计(DFM)技术,并在测试案例中展示了DFM的改善效果。
关键词
DFM
CAA
VCMP
LPC
分类号
TN47 [电子电信—微电子学与固体电子学]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
芯片设计服务业的兴起及世芯电子的独特定位
周佳敏
《集成电路应用》
2003
0
下载PDF
职称材料
2
世芯电子IC高端设计服务项目签约合肥
《中国集成电路》
2016
0
下载PDF
职称材料
3
3200 Mbps DDR4 PHY的物理设计优化
任小敏
苏皆磊
倪哲勤
王琴
《微电子学与计算机》
北大核心
2019
3
下载PDF
职称材料
4
SoC中的电源设计、分析与验证
邬少国
《电子产品世界》
2004
4
下载PDF
职称材料
5
用Magma软件解决65纳米/40纳米SoC设计的可制造性问题
Brian Jia
《工业设计》
2009
0
下载PDF
职称材料
已选择
0
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