门控时钟的低功耗设计技术

门控时钟是一种有效的低功耗设计技术,文章介绍了该技术的一种EDA实现方法。介绍了其设计思想和实现细节,重点对设计过程中存在可测性设计穴DFT雪以及时序分析、优化和验证等问题分别进行了详细分析,并给出了相应的解决方法,以使该技术更好地融入到常用的SoC设计流程当中,发挥更高的效率。

功率集成电路中一种抗闩锁方法研究

在分析功率集成电路中闩锁效应的基础上,采取一种抗闩锁方法,即在高低压之间做一道接地的少子保护环。通过对环的电位、位置和宽度的研究,利用软件工具Tsuprem4和Medici进行模拟比较,并应用于实际版图中进行流片。这种保护结构可以将闩锁的触发电压提高一个数量级,在实际的闩锁静态测试中得到验证。

嵌入式操作系统内核的实现

本文讨论了嵌入式多任务操作系统内核的实现方法。提出了嵌入式网络操作系统内核的实现方案，详细地阐述了系统进程的创建，删除和调度的算法及实现。在Ｍｏｔｏｒｏｌａ Ｄｒａｇｏｎ Ｂａｌｌ６８ＥＺ３２８ 微处理器上实现了该内核并已运行于国家ＡＳＩＣ系统工程技术研究中心的ＰＤＡ 产品中。

CMOS电路中抗Latch-up的保护环结构研究

闩锁是CMOS集成电路中的一种寄生效应,这种PNPN结构一旦被触发,从电源到地会产生大电流,导致整个芯片的失效。针对芯片在实际测试中发现的闩锁问题,介绍了闩锁的测试方法,并且利用软件Tsuprem4和Medici模拟整个失效过程,在对2类保护环(多子环/少子环)作用的分析,以及各种保护结构的模拟基础之上,通过对比触发电压和电流,得到一种最优的抗Latch up版图设计方法,通过进一步的流片、测试,解决了芯片中的闩锁失效问题,验证了这种结构的有效性。

500V体硅N-LDMOS器件研究

借助Tsuprem-4和Medici软件详细讨论分析了高压N-LDMOS器件的衬底浓度、漂移区注入剂量、金属场极板长度等参数与击穿电压之间的关系,通过对各参数的模拟设计,最终得到兼容体硅标准低压CMOS工艺的500V体硅N-LDMOS的最佳结构、工艺参数,通过I-V特性曲线可知该高压N-LDMOS器件的关态和开态击穿电压都达到500V以上,开启电压为1.5V,而且制备工艺简单,可以很好地应用于各种高压功率集成芯片。

多场极板LEDMOS表面电场和导通电阻研究

研究了常规LEDM O S,带有两块多晶硅场极板LEDM O S以及带有两块多晶硅场极板和一块铝场极板的LEDM O S表面电场分布情况,重点研究了多块场极板在不同的外加电压下,三种LEDM O S的表面峰值电场和导通电阻的变化情况。模拟结果和流水实验结果都表明:多块场极板是提高LEDM O S击穿电压的一种有效方法,而且场极板对导通电阻的影响很小。研究结果还表明:由于金属铝引线下面的氧化层很厚,所以铝引线几乎不会影响到LEDM O S的击穿特性。

200V高压SOI PLDMOS研究

提出了一种200V高压SOI PLDMOS器件结构,重点研究了SOI LDMOS的击穿电压、导通电阻等电参数与漂移区注入剂量、漏端缓冲层、Nbody注入剂量及场极板长度等之间的关系。经过专业半导体仿真软件TSUPREM-4和MEDICI模拟仿真,在0.8μm埋氧层、10μmSOI层材料上设计得到了关态耐压248V、开态饱和电流2.5×10-4A/μm、导通电阻2.1(105Ω*μm的SOI PLDMOS,该器件可以满足PDP扫描驱动芯片等的应用需求。

一种提高GaAs HBT放大器增益带宽积的技术

提出了一种提高GaAsHBT共射共基宽带放大器增益带宽积的技术,给出了一种宽带补偿的改进型共射共基宽带增益单元。小信号分析表明:在相同半导体工艺条件下,基于这种改进型电路结构的放大器具有更高的增益带宽积。采用2μmInGaP/GaAsHBT晶体管工艺,分别设计了无高频损耗补偿和具有高频损耗补偿电路的共射共基放大器,并成功流片,在同样测试条件下,新的增益单元其增益带宽积达到了原来的近400%。

高压SOI-LDMOS截止频率研究

建立了高压SOI-LDMOS截止频率ft的提取方法,并借助半导体器件专业软件Tsu-prem-4和Medici,对截止频率ft与栅源电压Vgs和漏源电压Vds的关系进行了分析;研究了栅氧化层厚度、漂移区注入剂量、SOI层厚度和场极板长度等四个关键参数对截止频率的影响;最后,提出了提高SOI-LDMOS截止频率的方法。

一种新型凹源HV-NMOS器件研究

设计出一种能与体硅标准低压 CMOS工艺完全兼容的新型凹源 HV-NMOS( High voltage NMOS)结构 ,在 TSUPREM-4工艺模拟的基础上提出了该结构具体的工艺流程及最佳的工艺参数 ,通过 MEDICI进行特性模拟得到了该结构的电流 -电压和击穿等特性曲线 ,击穿电压比传统 HV-NMOS提高了 3 7.5 %。同时分析了凹源结构、p阱、缓冲层 ( Buffer层 )及场极板对改善 HV-NMOS工作特性的有效作用 ,最后给出了该凹源 HV-NMOS的流水实验测试结果。

高压VDMOS器件的SP ICE模型研究

基于高压VDMOS器件的物理机理和特殊结构,对非均匀掺杂沟道、漂移区非线性电阻及非线性寄生电容效应进行分析,用多维非线性方程组描述了器件特性与各参数之间的关系,建立了精确的高压六角型元胞VDMOS器件三维物理模型,并用数值方法求解.基于该物理模型提出的等效电路,在SPICE中准确地模拟了高压VDMOS的特性,包括准饱和特性和瞬态特性.在全电压范围内(0～100 V),直流特性与测试结果、瞬态特性(频率≤5 MHz)与MEDICI模拟结果相差均在5%以内,能够满足HVIC CAD设计的需要.

体硅LDMOS漂移区杂质分段线性注入模型研究(英文)

提出了体硅LDMOS漂移区杂质浓度分布的一种二维理论模型,根据该模型,如果要使带有场极板的LD MOS得到最佳的性能,那么LDMOS漂移区的杂质浓度必须呈分段线性分布.用半导体专业软件Tsuprem4和Medici模拟证明了该模型十分有效,根据该模型优化得到的新型LDMOS的击穿电压和导通电阻分别比常规LD MOS增加58.8%和降低87.4%.

时间交叉存取逐次逼近型ADC中的电容自校准技术(英文)

设计了一种用于逐次逼近型ADC中的电容自校准电路.通过增加一个校准周期,该电容自校准结构即可与原电路并行工作,并可校准电路工作时产生的误差.采用该电路设计了一个用于多通道逐次逼近型结构的10bit32Msample/s模数转换器单元,该芯片在Chart0.25μm2.5V工艺上实现,总的芯片面积为1.4mm×1.3mm.在32MHz工作时,通过校准后的信噪比仿真结果为59.5861dB,无杂散动态范围为70.246dB.芯片实测,输入频率5.8MHz时,信噪失真比为44.82dB,无杂散动态范围为63.7604dB.

新型PB-PSOI器件表面电场和温度分布模型研究

根据泊松方程和热扩散方程提出了新型PB-PSOI器件漂移区的二维表面电场分布模型和温度分布模型,模型计算结果与Medici模拟结果相一致。根据所提出的模型,重点研究了埋氧化层厚度及长度对漂移区表面电场分布和温度分布的影响,最后给出了PB-PSOI器件的埋氧化层厚度和长度的优化设计方法。

体硅高压LDMOS器件电学特性温度效应的研究

从等温和非等温两个角度,在250 K^573 K(-23℃~300℃)范围内,对体硅高压LDMOS的主要电学参数随温度的变化进行了研究。系统地研究了体硅高压LDMOS阈值电压、导通电阻和饱和电流等主要电学参数的温度效应及其机理。

SOI LDMOS栅漏电容特性的研究

借助软件,模拟并研究了SOILDMOS栅漏电容Cgd与栅源电压Vgs和漏源电压Vds的关系;研究了栅氧化层厚度,漂移区注入剂量,P阱注入剂量,SOI厚度,场板长度等五个结构工艺参数对Cgd的影响;提出了减小SOILDMOS栅漏电容Cgd的各参数调节方法。

一种用于RF LDMOS功率放大器的匹配技术

介绍了射频高功率放大器设计中RF LDMOS器件的预匹配和匹配技术。针对一款高功率RF LDMOS-FET,在器件法兰封装内为其设计了预匹配电路,并在PCB板级对其进行了输入输出匹配电路的设计,使其在工作频带内较好地匹配到50Ω的系统参考阻抗上。仿真及测试结果表明,当频率为950 MHz时,该RF LDMOS功放的P-1 dB达到了48.8 dBm,直流到射频信号的转换效率达到了66.4%,功率增益在17.8 dB左右,IM3基本处在-30dBc以下,同时在整个869～960 MHz工作频带内,其S11小于-10 dB。

一种高频无源元件的EM建模分析技术

采用电磁场（EM）建模的分析方法，提取了砷化镓衬底上MIM电容、方形螺旋电感和微带传输线的等效电路模型，并应用于一种π形匹配网络的设计，该模型充分考虑了衬底损耗、趋肤效应、接近效应等因素，对无源元件电特性的影响，基于GaAs半导体工艺进行了流片。测试结果表明，在0．1～40GHz频率范围内，采用EM技术提取的元件参数值有效地吻合了其测试值。采用EM等效电路模型设计的电路与传统模型设计的电路相比，更接近于流片后的实际结果，该方法不仅有效地提高了微波集成电路设计的准确度，而且缩短了设计周期、节省了设计成本。

一种新型提高射频功率放大器PAE的电路技术

提出了一种新型提高射频功率放大器功率附加效率(PAE)的电路技术,该方法通过滤除二次谐波分量、反射叠加三次谐波分量以提高电路PAE,分析了相位匹配的机制及其影响因素。基于该技术设计了一款功率放大器,仿真结果表明:工作频率为918 MHz时,该功放的P_(1db)达到了30.05 dBm,功率附加效率达到了58.75%,较普通功放提高了12%,功率增益在20 dB左右。

阶梯浅沟槽隔离结构LDMOS耐压机理的研究

提出了一种具有阶梯浅沟槽隔离结构的LDMOS.阶梯浅沟槽结构增加了漂移区的有效长度,改善了表面电场及电流的分布,从而提高了器件的击穿电压.借助器件模拟软件Silvaco对沟槽深度、栅长及掺杂浓度等工艺参数进行了优化设计.结果表明,在保证器件面积不变的条件下,新结构较单层浅沟槽隔离结构LDMOS击穿电压提升36%以上,而导通电阻降低14%.