用于单片集成传感系统的多晶硅级联自发光器件研究

针对全硅光电生物传感器的硅基单片集成应用需求,提出了基于多晶硅级联自发光器件的单片集成传感器,对其中作为关键部分的多晶硅光源进行了试制,采用标准0.35μm的CMOS工艺对该光源进行了流片验证,并设计了适配的全硅波导检测结构。结果表明,多晶硅光源发光特征峰为635 nm、700 nm和785 nm,该特征峰作为波导入射光源时,设计的全硅波导检测结构能够实现检测目的。

基于强化学习的阈值电压分配漏功耗优化方法研究

随着先进工艺的演进,泄漏功耗在集成电路总功耗中的占比不断增大,已逐渐成为制约电路功耗降低的重要因素之一。在已有的漏功耗优化方法中,基于阈值电压分配的方法具有指数关系的功耗优化效果,并且对已进行的布局布线不产生影响,因而被广泛采用。然而,在商用签核工具中,为了保持伪线性复杂度而限制了底层算法所做的全局搜索,使得难以获得最优结果。本文提出一种基于图神经网络和强化学习的联合优化框架RL LPO,实现高效的门单元阈值电压分配。在RL LPO中,采用图神经网络GraphSAGE编码电路的时序和物理信息对目标单元及其局部邻域信息进行聚合;采用深度确定性策略梯度(Deep Deterministic Policy Gradient,DDPG)强化学习算法,在奖励函数的指导下,考虑漏功耗和时序变化进行阈值电压的分配。本文提出的门单元阈值电压分配框架RL LPO在28 nm工艺下由IWLS2005和Opencores基准电路进行验证,与商用签核工具相比,在不增加时序违例的前提下,RL LPO降低了至少2.1%的额外漏功耗,并实现了至少4.2倍的加速。

考虑多输入转换效应的时序建模

随着集成电路工艺的不断发展,因电路工作主频的提升和工艺偏差影响的加剧,导致多输入转换(MIS)效应对电路静态时序分析的影响愈发不容忽视,使得传统的单输入转换(SIS)模式单元时序建库方式难以规避保持时间和建立时间的违规。为了表征MIS效应在时序分析中的影响,近年来多个MIS延时模型被提出,但目前大多数模型忽略了输入转换时间和负载对MIS效应的影响,因此精度不高。同时这些模型分别对每个单元进行建模,忽略了MIS效应与单元的晶体管级拓扑结构的关系,进一步影响了表征精度且需要较高表征成本。本文提出了一种基于异质图神经网络的MIS单元延时预测框架,将多输入单元的晶体管级拓扑电路建模成为异质图,利用异质图对影响MIS延时因素进行了全面且有效的表征,多个输入门的MIS效应可以训练为统一模型。在16 nm工艺下,该模型在多组多输入单元上进行了验证。实验结果表明,该模型在将建模开销减少至ANN模型所需开销8.8%的情况下,对于单元的平均误差仅为1.19%,相比ANN模型,精度提高了2.05倍。

基于数字基带的I/Q幅度失调及载波泄漏抑制研究

针对直接上变频发射机中I/Q两路存在的幅度失调以及载波泄漏问题,提出了一种基于数字基带的解决方法,能有效对失调和泄漏进行抑制。该方法通过数字基带向数模转换器(Digital to Analog Converter,DAC)发送中频测试信号,并将上混频器的输出进行平方、滤波与放大操作,得到与幅度失调量以及载波泄漏量成比例的信号,发送回数字基带中,经过反馈调节,实现对幅度失调及载波泄漏的抑制作用。经仿真测试,调制后的信号幅度失调误差小于0.02%,载波泄漏抑制度达到17 dB,表明该电路对I/Q幅度失调及载波泄漏有抑制效果。

绝缘体上硅功率半导体单芯片集成技术

利用单芯片集成技术制造的智能功率芯片具有体积小、寄生小、损耗低等方面的优势,其技术难度远高于传统的多芯片、单封装形式的智能功率模块.本文首先介绍了单片智能功率芯片的架构与技术需求;然后,探讨了绝缘体上硅功率半导体单芯片集成的工艺流程和器件类型;接着,总结了高压横向IGBT器件技术、续流二极管器件技术、LDMOS器件技术的特征和效果;此外,还讨论了单片智能功率芯片的相关可靠性问题,包括高压互连线效应和低温雪崩不稳定.本课题组在功率半导体集成型器件的电流能力、关断速度、短路承受能力、反向恢复峰值电流、安全工作区、高压互连线屏蔽、低温可靠性等关键特性优化或可靠性提升方面进行了自主创新,构建了基于绝缘体上硅的功率半导体单芯片集成技术,并成功研制了单片智能功率芯片.

一种星载在轨神经网络的容错设计方法

为了满足高可靠星载在轨实时舰船目标检测的应用需求,该文针对基于神经网络的合成孔径雷达(SAR)舰船检测提出了一种容错加固设计方法。该方法以轻量级网络MobilenetV2为检测模型框架,对模型在现场可编程逻辑阵列(FPGA)的加速处理进行实现,基于空间单粒子翻转(SEU)对网络的错误模型进行分析,将并行化加速设计思想与高可靠三模冗余(TMR)思想进行融合,优化设计了基于动态重配置的部分三模容错架构。该容错架构通过多个粗粒度计算单元进行多图像同时处理,多单元表决进行单粒子翻转自检与恢复,经实际图像回放测试,FPGA实现的帧率能有效满足在轨实时处理需求。通过模拟单粒子翻转进行容错性能测试,相对原型网络该容错设计方法在资源消耗仅增加不到20%的情况下,抗单粒子翻转检测精度提升了8%以上,相较传统容错设计方式更适合星载在轨应用。

三角函数的开关磁阻电机磁链解析模型

针对现有高精确度开关磁阻电机磁链解析模型在转矩计算时过于复杂的问题,根据由磁链与转子位置曲线的对称特性,提出了一种基于三角函数的新型开关磁阻电机磁链解析模型。模型中与转子位置相关的磁链用最高次谐波数为4次的傅立叶级数表示,各谐波项的系数由一个6阶多项式表示。误差分析表明,模型计算出的磁链与转矩与通过有限元方法获取的数据匹配良好,达到现有解析模型的精确度,同时大幅减少瞬时转矩的计算开销。系统仿真和实测结果表明,在斩波控制与角度控制两种模式下,仿真和实测结果具有很好的一致性;在基于72 MHz主频的ARM Cor-tex M3内核CPU中运行磁链和转矩计算软件,其执行时间分别为60μs和187μs。

门控时钟的低功耗设计技术

门控时钟是一种有效的低功耗设计技术,文章介绍了该技术的一种EDA实现方法。介绍了其设计思想和实现细节,重点对设计过程中存在可测性设计穴DFT雪以及时序分析、优化和验证等问题分别进行了详细分析,并给出了相应的解决方法,以使该技术更好地融入到常用的SoC设计流程当中,发挥更高的效率。

PDP选址驱动芯片HV-CMOS器件的研究

文章提出了一种适合 PDP选址驱动芯片的 HV- NDMOS(High Voltage N- channel Lat-eral Double- diffused MOSFET)工艺结构 ,并通过二维 MEDICI[1] 软件对该结构进行模拟 ,论证了其独特的优越性——防穿通。同时提出了 HV- PMOS(High Voltage P- channel MOSFET)的厚栅氧刻蚀方法——多晶硅栅自对准刻蚀。

用阱作高阻漂移区的LDMOS导通电阻的解析模型

分析了一个用阱作为耐高压漂移区的LDMOS的导通电阻,提出了带有场极板的高阻漂移区导通电阻的计算公式,改进了双扩散沟道导通电阻的计算公式.针对一个LDMOS的例子做了计算,并将其与相同参数情况下用MEDICI软件模拟的结果作了对比.结果表明两者相差仅5%,这说明所得公式可用于该类型LDMOS的分析和设计.

PDP选址驱动芯片的HV-COMS器件设计

设计出一种能与 0 .6μm的标准低压 CMOS工艺完全兼容的 HV-CMOS (High Voltage CMOS)结构 ,并提出了具体的工艺实现方法——单阱非外延工艺 ,该工艺能降低生产难度和成本。同时采用 TSUPREM-4对该结构进行工艺模拟 ,并用 MEDICI对该结构的电流 -电压和击穿等特性进行模拟。该结构的 HV-CMOS应用于 PDP(Plasma Display Panel)选址驱动芯片 ,能在 80 V、40 m

On-Resistance Degradations Under Different Stress Conditions in High Voltage pLEDMOS Transistors and an Improved Method

The on-resistance degradations of the p-type lateral extended drain MOS transistor （pLEDMOS） with thick gate oxide under different hot carrier stress conditions are different, which has been experimentally investigated. This difference results from the interface trap generation and the hot electron injection, and trapping into the thick gate oxide and field oxide of the pLEDMOS transistor. An improved method to reduce the on-resistance degradations is also presented, which uses the field oxide as the gate oxide instead of the thick gate oxide. The effects are analyzed with a MEDICI simulator.

一种直流无刷电机驱动电路的设计与优化

设计了一种用于直流无刷电机的控制驱动电路,该电路完全采用分立元件构成,具有成本低、易实现、可靠性高等特点。在简单阐述直流无刷电机工作原理的基础上,分析了其驱动电路的设计要点。结合设计的控制驱动电路,讨论了功率MOS管栅极浮置驱动、互补脉宽调制死区时间设置的问题,分析了驱动电路中振荡产生的原因,并给出优化方法。在最后的实际测试中,验证了该电机驱动电路的各种功能及优化改进后的效果。

功率集成电路中一种抗闩锁方法研究

在分析功率集成电路中闩锁效应的基础上,采取一种抗闩锁方法,即在高低压之间做一道接地的少子保护环。通过对环的电位、位置和宽度的研究,利用软件工具Tsuprem4和Medici进行模拟比较,并应用于实际版图中进行流片。这种保护结构可以将闩锁的触发电压提高一个数量级,在实际的闩锁静态测试中得到验证。

30V沟槽MOSFET优化设计

借助半导体专业模拟软件Tsuprem-4和Medici,模拟得到一组最佳的30V沟槽MOS-FET结构和工艺参数;给出了特性模拟曲线。在此基础上,详细讨论了沟槽的宽度和深度变化对沟槽MOSFET的阈值电压、击穿电压、漏电流及导通电阻等特性的影响。最后,根据模拟得到的最佳参数进行了流片实验。结果表明,所设计器件的击穿电压大于35V,Vgs为10V下的导通电阻为21mΩ·mm2。

嵌入式操作系统内核的实现

本文讨论了嵌入式多任务操作系统内核的实现方法。提出了嵌入式网络操作系统内核的实现方案，详细地阐述了系统进程的创建，删除和调度的算法及实现。在Ｍｏｔｏｒｏｌａ Ｄｒａｇｏｎ Ｂａｌｌ６８ＥＺ３２８ 微处理器上实现了该内核并已运行于国家ＡＳＩＣ系统工程技术研究中心的ＰＤＡ 产品中。

高压VDMOS电容的研究

本文主要研究了VDMOS电容的组成,详细分析了Ciss、Coss和Crss这3个VDMOS电容参数的定义和各自对应的特性,并从模拟上着重分析了沟道长度和栅氧厚度对电容的影响.文中提出一种反馈电容较低的VDMOS新单元结构,在相同的尺寸条件下,新结构单元Qg*Rdson的优值较之传统型设计显著下降.

一种带功率检测和自适应偏置的CDMA功率放大器

设计了一款包含功率检测和自适应线性化偏置电路的CDMA功率放大器,功率检测器能根据输入信号的大小来调整功率管的偏置点,大幅提升低功率输出时的效率,从而提升系统整体效率;自适应线性化偏置能有效抑制功率放大器的增益压缩和相位失真,改善其线性度。采用2μm InGaP/GaAs HBT晶体管工艺成功流片,测试结果表明,与普通功率放大器相比较,当输出功率小于10 dBm时,新型功率放大器的集电极电流大幅降低,系统整体效率提高了2.2倍;1 dB增益压缩点由30 dBm增加到32 dBm;当输出功率为28 dBm时,ACPR和ALTR分别改善了5 dB和12 dB,IM3改善了11 dB。

一种自适应线性化偏置的单片集成功率放大器

提出一种自适应线性化偏置的电路结构,通过调节控制电压改变偏置管的工作状态,提高功率放大电路的线性度,降低偏置电流对参考电压和环境温度的敏感度。利用双反馈环结构抑制输入阻抗随频率的变化,实现了宽带匹配,拓展了放大器的带宽。采用微波电路仿真软件AWR进行仿真,验证了带宽范围内的相位偏离度在2°以内。基于2μm InGaP/GaAs HBT工艺,设计了集成电路版图并成功流片。测试结果表明:在3.5V电压供电下,该放大器在1～2.5GHz频带范围内,输入反射系数均在-10dB以下,功率增益为23dB,输出功率大于30dBm,误差向量幅度在2.412GHz时为2.7%@24dBm,最大功率附加效率达40%。

一种具有零稳态电流的新型上电复位电路

为实现具有超低功耗且稳定可靠的上电复位电压输出,提出了基于电平检测的具有零稳态电流的新型上电复位电路,该电路由电平检测电路、状态锁存电路和欠压检测电路组成,通过在上电复位之后切断电平检测电路的电源实现复位稳定后的零稳态电流,其输出复位电压的状态由状态锁存电路锁存.该电路采用0.18μm Bi-CMOS工艺设计,电源电压为1.8 V.Cadence Spectre的仿真结果表明,该电路在上电复位结束后的稳态仅有数纳安的漏电流,起拉电压和欠压检测电压受温度影响很小,因而适用于集成到超大规模片上系统(SoC)芯片中.