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Viterbi译码器的硬件实现
被引量:
3
1
作者
汪晓岩
胡庆生
+2 位作者
孙荣久
樊昊
易浩勇
《微电子学》
CAS
CSCD
北大核心
2002年第4期297-301,共5页
介绍了一种 Viterbi译码器的硬件实现方法。设计的基于硬判决的 Viterbi译码器具有约束长度长 (9)、译码深度深 (6 4 )的特点。为了兼顾硬件资源与电路性能两个方面 ,在设计中使用了 4个 ACS单元 ,并根据 Xilinx Virtex系列 FPGA的结构...
介绍了一种 Viterbi译码器的硬件实现方法。设计的基于硬判决的 Viterbi译码器具有约束长度长 (9)、译码深度深 (6 4 )的特点。为了兼顾硬件资源与电路性能两个方面 ,在设计中使用了 4个 ACS单元 ,并根据 Xilinx Virtex系列 FPGA的结构特点 ,利用 FPGA内部的 Block RAM保存汉明距离和幸存路径 。
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关键词
电力线通信
数字通信
VITERBI译码器
FPGA
专用集成电路
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职称材料
题名
Viterbi译码器的硬件实现
被引量:
3
1
作者
汪晓岩
胡庆生
孙荣久
樊昊
易浩勇
机构
国家电力
公司
南京
自动化
研究
中兴公司南京研究所
出处
《微电子学》
CAS
CSCD
北大核心
2002年第4期297-301,共5页
基金
国家电力公司资助科学技术项目--中压配电网复合通信方式研究 (SPKJ0 11- 11)
文摘
介绍了一种 Viterbi译码器的硬件实现方法。设计的基于硬判决的 Viterbi译码器具有约束长度长 (9)、译码深度深 (6 4 )的特点。为了兼顾硬件资源与电路性能两个方面 ,在设计中使用了 4个 ACS单元 ,并根据 Xilinx Virtex系列 FPGA的结构特点 ,利用 FPGA内部的 Block RAM保存汉明距离和幸存路径 。
关键词
电力线通信
数字通信
VITERBI译码器
FPGA
专用集成电路
Keywords
Powerline communication
Digital communication
Viterbi Decoder
FPGA
ASIC
分类号
TN492 [电子电信—微电子学与固体电子学]
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作者
出处
发文年
被引量
操作
1
Viterbi译码器的硬件实现
汪晓岩
胡庆生
孙荣久
樊昊
易浩勇
《微电子学》
CAS
CSCD
北大核心
2002
3
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