Viterbi译码器的硬件实现

介绍了一种 Viterbi译码器的硬件实现方法。设计的基于硬判决的 Viterbi译码器具有约束长度长 (9)、译码深度深 (6 4 )的特点。为了兼顾硬件资源与电路性能两个方面 ,在设计中使用了 4个 ACS单元 ,并根据 Xilinx Virtex系列 FPGA的结构特点 ,利用 FPGA内部的 Block RAM保存汉明距离和幸存路径 。