单精度浮点除法器的优化设计与仿真

针对基于SRT算法的单精度浮点除法器进行优化设计,采用VHDL语言,在FPGA上实现了单精度浮点除法器的设计,并结合飞速转换法对除法器的关键部分进行时间延时的改善,具有高精度性以及较宽的运算范围,可以满足自适应语音编码的要求。最后,使用NC-sim和Maxplus2仿真软件进行仿真,使用Synplify进行逻辑综合,达到优化设计的预期效果。