可测性设计测试向量低功耗设计方法

随着半导体工艺尺寸的不断缩小和芯片集成度的提高,大规模、高性能处理器中的测试面临着许多严峻的挑战,其中,测试功耗已经成为大规模、高性能处理器生产测试中的关键性问题。可测性设计中的功耗较常规功能模式下的的功耗更高,过高的测试功耗高会导致芯片结构损坏、可靠性下降、成品率降低和测试成本增加等问题。可测性设计技术是降低测试成本,提高测试质量的有效手段,但是在对电路进行可测性设计的过程中有可能会造成功耗问题更加严重。本研究对可测性设计的低功耗测试向量的X-Fill、时钟门控、功率分割等低功耗技术进行了介绍和分析,通过开源处理器LEON3作为实例,进行了实用的低功耗测试技术的分析和实验,提出可测性设计低功耗测试向量的设计方法。

基于以太网10Gbase-R协议的PCS层设计

随着网络技术的飞速发展,以太网技术凭借其优良特性已经成为当今使用最广泛的局域网技术,以太网标准包含多种协议构成完整体系,10Gbase-R协议作为其中重要的基础协议得到重视.本文基于10Gbase-R协议的PCS层,深入探究PCS层内部关键模块:弹性缓冲器、64B/66B编解码器、加解扰码器、位宽转换器等,提出完整设计架构,使用verilog语言完成其RTL级模块设计,搭建仿真验证平台,使用Modelsim软件进行功能验证,完成了相关设计.

基于FC协议的PCS层设计和协议分析仪验证

FC光纤通道协议作为新一代重要总线技术,具有带宽高、扩展性强、可靠性强、实时性强、支持多种媒介、抗电磁干扰等优良特点,发展迅速并在诸多领域得到了广泛应用.本文针对FC协议的PCS层进行深入研究,解析其关键模块:弹性缓冲器、8B/10B编解码器、位宽变换器、同步器等,提出整体设计架构,使用verilog语言完成代码设计,搭建回环验证平台,并采用FC专用协议分析仪,结合FPGA进行验证,完成设计.