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一种高压缩ROM直接数字频率合成电路
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作者 郝志坤 石寅 +3 位作者 袁凌 曹晓东 倪卫宁 郝国法 《微计算机信息》 2009年第3期158-160,共3页
在无线数字通信领域中,直接数字频率合成技术被证明是行之有效的,但对于超大规模集成电路的实践来说,如何压缩正弦幅度字的存储机制成为业界关注的焦点,对这一问题,可采用分级压缩和累加等国际流行算法对幅度字进行处理,计算结果的优度... 在无线数字通信领域中,直接数字频率合成技术被证明是行之有效的,但对于超大规模集成电路的实践来说,如何压缩正弦幅度字的存储机制成为业界关注的焦点,对这一问题,可采用分级压缩和累加等国际流行算法对幅度字进行处理,计算结果的优度也不甚理想,本文采用最新的四级压缩方案,可使存储压缩数据量较原始数据量压缩达到90%以上而线性度保持不变,经过仿真与投片测试,基于Charter0.35um工艺,芯片面积仅为7.96mm2,无寄生动态范围达到70dBc。 展开更多
关键词 CMOS集成电路 直接数字频率合成技术 桑德兰算法 线形加和近似
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A Low Power Dissipation Wide-Band CMOS Frequency Synthesizer for a Dual-Band GPS Receiver
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作者 贾海珑 任彤 +3 位作者 林敏 陈方雄 石寅 代伐 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2008年第10期1968-1973,共6页
This paper presents a wide tuning range CMOS frequency synthesizer for a dual-band GPS receiver,which has been fabricated in a standard 0.18μm RF CMOS process. With a high Q on-chip inductor, the wide-band VCO shows ... This paper presents a wide tuning range CMOS frequency synthesizer for a dual-band GPS receiver,which has been fabricated in a standard 0.18μm RF CMOS process. With a high Q on-chip inductor, the wide-band VCO shows a tuning range from 2 to 3.6GHz to cover 2.45 and 3.14GHz in case of process corner or temperature variation,with a current consumption varying accordingly from 0.8 to 0.4mA,from a 1.8V supply voltage. Measurement results show that the whole frequency synthesizer consumes very low power of 5.6mW working at L1 band with in-band phase noise less than - 82dBc/Hz and out-of-band phase noise about - ll2dBc/Hz at 1MHz offset from a 3. 142GHz carrier. The performance of the frequency synthesizer meets the requirements of GPS applications very well. 展开更多
关键词 PLL GPS frequency synthesizer VCO low power CMOS RF
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