扩频通信同步系统中锁相环的设计

针对扩频通信系统的载波同步，提出一套完善的数字锁相环设计方案．该方案利用新颖的可控根法完成1～3阶模拟锁相环（APLL）环路参数设计，并实现从模拟域到数字域的转换，得到的数字锁相环（DPLL）的环路参数由单边环路噪声带宽BL和采样间隔丁确定．分别对各阶数字锁相环的稳定约束、各种输入条件下的相位误差瞬态响应、稳态相位误差以及存在噪声时环路的跟踪性能进行理论分析，从而得到BL与T的选取原则．实验结果证明了分析的正确性和设计的有效性．

CP不足情况下OFDM系统信道估计与均衡

正交频分复用(OFDM)系统中的循环前缀具有一定的抗码间干扰(ISI)和子载波间干扰(ICI)的能力,但是当多径衰落信道的最大信道脉冲响应(CIR)长度超过了循环前缀(CP)长度时,OFDM系统的性能将会严重下降。传统的信道估计和均衡方案面对循环前缀长度不够的情况无法避免性能的严重衰落。由此提出了一种可以估计出大于CP长度CIR的信道估计方法,并且给出了一种基于逼零(ZF)准则的低复杂度均衡器,以抵消ISI和ICI的影响。仿真结果表明所提方案与传统方案相比在复杂度上和性能上有明显的优势。

宽带无线接入OFDM接收机的VLSI实现

基于IEEE 802.16d协议物理层标准中的OFDM模式,设计了一个接收机ASIC。整个接收机设计通过算法和结构优化,采用模块复用和流水线技术,使得接收机结构更加紧凑,运算效率更高,节省了芯片面积。另外,在实现过程中,还采用了低功耗设计技术,以满足终端对低功耗的要求。详细描述了该ASIC接收机的VLSI实现和具体优化过程,对关键算法的性能和实现复杂度进行了权衡分析。该ASIC接收机经过综合后面积为3.481 mm2,在64 QAM调制方式下,可支持最大数据速率达30 Mb/s,适合户外多径情况下的固定接入无线分组通信。

一种新型的基于效用函数的LTE-A系统预编码资源调度算法

为了消除共信道干扰(CCI),研究了LTE-A系统基于码本的预编码算法,与用户调度算法相结合,提出了一种基于效用函数的调度算法。该算法计算系统内所有用户的时延和速率效用函数,并判定用户的优先级,长时延或低速率的用户将被优先调度。仿真结果表明,基于效用函数的调度算法,在保证用户吞吐率的前提下,与最大吞吐率调度算法相比,兼顾了时间公平性;与比例公平调度算法相比,有更小的时间和空间复杂度,更适用于小区用户拥挤的场景。

GPS并行捕获的门限与驻留时间的设计与仿真

在研究检验量统计特性的基础上,从理论上分析了恒虚警概率准则下门限及驻留时间对系统虚警概率和发现概率的影响,并提出了一种门限及驻留时间的设计方法.门限与虚警概率、搜索并行度及非相干累加次数有关,驻留时间与虚警概率、发现概率、搜索并行度及载噪比有关.仿真结果证明了该方法的正确性.

消除重复计算的H．264帧内预测电路

通过分析H.264编码标准中帧内预测的17种模式,提出了一种有效的应用于H.264视频标准帧内预测算法的可配置电路,可以支持标准中规定的所有预测模式。该电路通过合理地利用一些特殊模式的空闲周期,提前计算出后续预测模式中的部分预测值,并且利用同一预测模式中相邻行(列)间预测值的冗余信息,使用两个计算单元实现了每个周期处理4个像素的预测值。电路在55MHz运行速度下每秒可以处理39帧标清图像,完全满足标清序列的实时编码需求。

锁相环中低电流失配电荷泵的设计

提出了一种应用于低供电电压低相位噪声锁相环系统的低电流失配的电荷泵电路。仿真结果表明,输出电压0.4V～1.3V范围内,电荷泵上下电流失配小于1%,满足低供电电压锁相环系统对电荷泵的要求。电路采用中芯国际0.18μm标准数字工艺参数仿真。

低复杂度的OFDM系统有效吞吐量最大化算法

针对OFDM系统有效吞吐量最大化问题,提出了一种低复杂度的资源分配算法LCGM.该算法的子载波采用统一的编码调制方式,以等误比特率的方式分配功率,并在此条件下将有效吞吐量最大化问题进行简化.利用有效吞吐量函数在平坦衰落信道和频率选择性衰落信道下为单峰函数这一特点,通过引入一种新的等效信道增益,采用二分法确定数据占用的子载波集合.仿真结果表明,LCGM算法以较低的复杂度获得了与高复杂度算法相当的有效吞吐量,在性能和复杂度之间取得了较好的折中.

适用于IEEE 802.11a/g的联合信道估计和均衡算法

基于IEEE 802.11a/g协议,提出了一种联合信道估计和均衡的算法,该算法采用自适应信道估计方式在低信噪比情况下实现精确的信道估计,并且具有较低的设计复杂度。信道均衡采用频域内MMSE(FD-MMSE)均衡方式,与自适应信道估计配合在系统性能和计算复杂度方面取得较好折中。仿真表明该算法结构性能满足IEEE 802.11a/g协议规定,与同类算法相比在低信噪比区域提高系统性能的前提下算法的计算复杂度也有所降低。

Wimax系统双二进制Turbo码的译码算法及VLSI实现

设计了一款应用于World Interoperability for Microwave Access （Wimax）系统的双二进制Turbo码译码器.该译码器对传统Max-log-MAP译码算法进行改进,在增加很少计算复杂度下有效地补偿了传统算法中max计算带来的误差.此外,提出了一种低复杂度,适用于Wimax系统中所有Turbo码码长的通用交织器结构.仿真结果表明,改进的Max-log-MAP译码算法在误码率10-4下相对于传统算法获得了约0.35~0.4 dB的译码增益;提出的通用交织器结构明显降低了译码器的计算复杂度和面积,提高了系统的吞吐率.该译码器可以在200 MHz工作频率下得到20.91 Mb/s的吞吐率,完全满足Wimax系统数据率的要求.

一种基于流水迭代接收机的低复杂度Kalman快衰落信道估计算法

针对流水迭代接收机,提出了一种低复杂度的Kalman信道估计算法。该算法利用流水迭代接收机可同时提供多个软判决反馈信息的特点,通过消除这些反馈信息之间的相关性,使其可以有选择地用于Kalman滤波新息更新过程,从而提升信道估计的精度。该算法实时分析来自接收机中符号检测和迭代译码模块反馈信息的可靠性,使其在快衰落信道下也可较好地跟踪信道。仿真和最小均方误差分析表明所提信道估计算法与其他算法相比,在复杂度和性能方面具有一定优势。

一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)

乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.

一种快速分数维运动估计算法

基于拉格朗日插值定理,提出了一种误差曲面的拟合方法。该方法只在一维方向上进行插值,并且对于每个分数维像素误差,只使用已知的三个值进行计算,因此,计算复杂性非常低。基于这种方法,针对H.264视频压缩提出了一种快速的分数维运动估计快速算法,减少了搜索点数,提高了搜索效率。利用JM12.0平台对该算法进行了仿真,结果表明,该算法与全搜索算法相比较,在保证图像质量的前提下,具有减少运算量和复杂度的优点。

一种高效的指令缓存单元架构及其性能分析(英文)

为了提高高速DSP或通用处理器的程序执行速度,描述了一种指令缓存单元的有效架构,特别是实现细节和性能分析.因所提出的指令缓存单元是为一种高性能VLIW结构的DSP核而设计,使用了并行的标签比较逻辑和寄存器堆的结构,芯片面积、关键路径延迟、功耗都大大减小.该指令缓存单元使用高层次的RTL(使用Verilog)编码,并由Synopsys的Design Compiler综合,使用不同的StarCoreTM基准程序测试比较,并进行性能分析.比较结果表明,所提出的结构是有效的,适合用于任何高速的处理器核.