一种多处理器原型及其系统芯片设计方法

随着嵌入式应用快速发展,系统芯片(SoC)设计日趋复杂.高效可靠的设计多处理器系统芯片逐渐成为一个巨大挑战.本文提出一种多处理器原型及其SoC设计方法,将多处理器及其通信统一建模于一个多层次、灵活和可配的软硬件原型中,通过分层次、从高层抽象到底层实现逐步深入的方法解决软硬件接口验证问题和完善软硬件架构.H.264解码实验证明多处理器原型功能可行性和物理可实现性.基于该原型的多层次细化方法可有效确保SoC软硬件设计的正确性,并有助于软硬件结构协同设计优化.

基于调试器的通用Flash在线编程系统

在嵌入式系统中,Flash是经常使用的只读存储方式。针对目前Flash在线编程接口形式较多、软件通用性不强的现状,利用嵌入式调试技术实现一种通用Flash在线编程系统。通过定义特定Flash在线编程驱动程序封装不同Flash在线编程细节,并在基于Eclipse的集成开发环境下封装整个系统。系统内部复用现有的嵌入式调试软件工具,与嵌入式目标端的Flash驱动程序配合,可实现Flash在线编程的功能。在使用方面,该系统呈现给用户一个操作简单、可视化强的软件操作界面;在功能方面,通过定制Flash驱动程序,该系统对目前业内主流Flash进行在线编程,具有在线编程的通用性。

一种快速定位bug的记录-回放调试系统

嵌入式程序调试中,程序行为的不确定性加大了bug复现的难度,而多线程程序调试中此问题尤为严重。记录-回放调试技术能有效地解决该问题,但是目前它仍然存在许多技术缺陷,比如会使程序性能下降、调试效率低等,对此提出并实现了一种快速定位bug的记录-回放调试系统。该系统通过记录多线程程序的调度事件,在整体调试时运行性能损耗不高于10%的情况下,实现多线程程序运行顺序的精确回放功能。并且该系统结合进程快照技术,在回放模式下从快照点开始回放程序,能够有效地加速bug的定位,提高调试效率,对于长运行时间的大型程序的调试帮助尤为有效。

基于嵌入式CPU的加解密子系统

针对信息安全等级和应用场合变化时IP级复用的片上系统(SoC)集成验证效率低的问题,提出一种基于嵌入式CPU的加解密子系统。子系统包括RSA,DES,AES等多种加解密模块,通过硬件上的参数配置,构造满足不同信息安全应用和等级的子系统;采用低功耗高性能的嵌入式CPU,作为SoC中主CPU的协处理器,控制各加解密模块的工作,可减少对主CPU的访问,以降低功耗。将经过验证的加解密子系统作为整体集成到SoC中,实现子系统复用,可减少SoC设计和集成工作量,降低SoC验证难度;利用门控时钟技术,根据各加解密模块的工作状态管理时钟,从而降低加解密子系统的功耗。采用CKSoC设计集成方法,在SoC集成工具平台上可快速集成不同配置下的基于嵌入式CPU的加解密子系统。实验结果表明,构造子系统后的SoC设计和验证工作量明显减少,提高了工作效率。

标志预访问和组选择历史相结合的低功耗指令cache

指令cache是处理器的主要耗能部件之一 .研究发现 ,在指令顺序执行的情况下 ,访问同一cache行只需要访问一次标志存储器 ,因此标志存储器存在大量空闲周期 .本方法利用标志存储器的空闲周期来预先访问地址连续的下一个cache行的标志 ,从而预先获得cache行命中和组选择信息 ,这样当真正取下一行的指令时 ,根据获得的该cache行的标志信息就无需访问没有被选中的数据存储器 .预先访问标志存储器的另一个优点是可以加入组预测算法来减少对标志存储器的访问 .为了减少短距离跳转时对cache的访问 ,环形历史缓冲区 (CHB)保存了部分组选择结果来获得跳转目标地址的cache行信息 .该方法没有性能损失 ,而且具有硬件实现简单 ,硬件代价小等优点 .该方法已被应用于 2 5 0MHz的RISC处理器中 .

基于CK810 LINUX3.0内核的移植实现

介绍Linux 3.0的基本架构。重点阐述Linux在CPU架构上移植的关键点,如系统调用、进程管理及中断异常处理等。通过LTP测试及profiling应用,检验了Linux 3.0在CK810上的移植实现具有可运行性、健壮性和实用性。

面向非写分配高速缓存的一致性协议及实现

针对现有的高速缓存一致性协议应用在基于写回、非写分配缓存的多核处理器的缺点,提出一种新颖的基于写干涉的一致性协议,并加以硬件实现.采用写干涉协议,在处理器产生写缺失操作时,可以把数据直接写到系统中其他处理器有效的该高速缓存行中;支持"脏数据"的延迟回写和缓存间的数据拷贝;且系统中只要存在有效的被请求的缓存行就可以提供数据,避免不必要的共享存储器访问.实验结果表明,该文提出的写干涉协议与MOESI协议相比,显著减少了对共享存储器的访问,提高了整个系统性能,同时大幅降了低动态功耗.

嵌入式Flash读取加速技术及实现

为了解决低成本和低功耗应用中的嵌入式Flash读取速度问题，提出多种基于缓存结构的嵌入式Flash读取加速技术及实现，包括低频快速访问技术、回填隐藏技术和改进型关键字优先预取策略，以及具有自适应预取功能的缓存锁定技术、预查找技术等，通过这些技术的整合应用，在提高Flash读取性能的同时，保持较低的功耗．仿真实验证明：在占用资源（缓存容量）较少，频率较低（用于部分低功耗应用）的环境下，这些技术的应用使加速控制器的加速性能与传统的2路组相联缓存相比得到了明显的提升（20％～40％），同时加速控制器中读加速单元的动态功耗与传统2路组相联缓存相比降低了40％左右．

基于加速度传感器的无按键计步腕表低功耗算法

针对基于加速度传感器的无按键计步腕表的核心算法进行了低功耗优化。在现有的敲击检测控制算法和计步算法基础上,分别提出了预测敲击检测算法和自适应计步算法,并将这两种改进算法应用于一个由智能手机和无按键腕表构成的实际系统中。实验结果表明:这两种改进算法能够有效地减少处理器运算时间,在保证用户体验和计步精度的情况下显著降低系统功耗。

高速可配RSA加速器设计与实现

为实现高速可配RSA硬件加速器,提出了一种基于基—64蒙哥马利算法的模乘器流水线架构及其对应的可配置存储结构。通过五级流水线的并行运算和存储器的灵活配置,可以高效地实现256位到2048位的RSA运算。实验结果表明:与其他相关工作比较,提出的流水线架构能够取得较好的性能和资源消耗比,加速器在模乘器性能和数据吞吐率方面有明显提高。在73 k门硬件资源下,在1024位RSA运算情况下,实现了333 kbps的数据吞吐率。

一种软硬件结合的容错技术研究

单粒子翻转会使系统发生瞬时故障,基于控制流的错误检测技术,在运行时以基本块为单位由硬件或软件进行签名检验,判断运行是否出错.该技术嵌入签名信息使代码体积膨胀,系统性能下降,存在较多检测盲点.同时当前研究对错误检测后的系统恢复技术尚不成熟.提出一种软硬件结合的控制流容错技术.该技术覆盖大部分的检测盲点,并引入颗粒度校验模式优化代码密度,提高系统性能,同时采用硬件辅助的程序恢复技术来简化恢复流程.本文使用国产嵌入式CK-CPU作为实验平台,实验表明,这种软硬结合的容错技术能以较小的系统开销提高错误检测覆盖率,并针对完全校验模式实现错误恢复的功能.

高性能嵌入式CPU特殊指令单元的设计与实现

为了增强嵌入式 CPU处理复杂运算的能力,加入特殊指令———乘积累加指令 MAC和置换指令 PERM.MAC用于提高CPU执行数字信号处理运算的效率,PERM用于增强加密、解密的运算性能.在集成电路设计过程中,运用了硬件资源共享、完全流水线、时钟控制等技术,使得整个运算单元在不增加过多芯片面积的条件下达到高性能、低功耗的设计指标.采用这种设计,在进行信息安全、多媒体处理时可以大大提高CPU的运算效率.

基于C-SKY CPU的地址立即数编译优化方法

精简指令集计算机架构处理器的指令长度固定,须借助常量池完成复杂指令集计算机架构处理器常见的长跳转指令功能。针对国产嵌入式CPU C-SKY的地址立即数管理问题,提出一种基于C-SKY CPU的优化方法。在编译阶段对地址立即数进行有效性验证,对符合条件的地址立即数进行拆分并提取出公共的基地址,减少内存访问指令的生成。通过对不同函数之间的地址立即数共享,进一步降低内存消耗。实验结果表明,对于驱动程序类程序,该方法能减少3.77%的生成代码。

CPU中可伸缩低开销的硬件调试器设计

介绍了一种基于JTAG的片上调试的低开销、可伸缩、支持“非侵入性”调试的硬件实现方法。该实现方法是通过在片上调试模块中引入一组映像寄存器,用于跟踪和设置CPU的状态。使用该方法避免了在CPU的关键路径上插入扫描链而限制了CPU性能提高的缺点。此外,本文还阐述了精确硬件断点的实现方法,调试模块实时监视数据地址总线和指令地址总线,当地址与预设值吻合时使CPU进入调试模式,该实现方法支持在程序全速运行时在断点处进入调试模式。本文所提出的方法已经在CK520嵌入式CPU中得到应用和证明。

基于嵌入式CPU的SBC音频编解码器的实现和优化

SBC(Subband Codec)算法是一种计算复杂度较低,能在中等比特率下传输高质量音频数据的音频编解码算法。重点介绍在自主知识产权32位嵌入式CPU CK520平台上实现SBC编解码器以及针对该平台进行优化的方法。实验结果表明该优化方案可行并使得SBC编解码器的运算速度在该平台下得到了很大的提高。

一种基于包的逻辑内置自测试电路设计方法

针对网络芯片基于包的传输和串行通讯的特点,本文提出了一种新的逻辑自测试电路设计方法。在我们自行开发的PCIExpress到PCI/PCIX桥中,以较小的硬件代价,实现了数字电路部分的自测试设计,通过这种电路,可以低成本快速实现芯片的全速初测试,从而确定芯片功能是否基本正确。

嵌入式处理器的在线调试器设计与实现

为了实现适用于多种架构的嵌入式处理器的在线调试器,提出分层设计的思想,利用部分硬件驱动化的方法,设计实现了一款基于CK-CPU的多架构嵌入式处理器在线调试器。该调试器能适用于内含不同调试接口电路HAD的嵌入式处理器。在需要适用于另一架构的嵌入式处理器时,硬件资源仅增加6.09K。由于采用了硬件驱动化的方法,有利于调试器的升级换代,该款在线调试器平均下载速度能到1367KB/S。

H.264/AVC子像素插值的高性能流水线设计及实现

针对在H.264/AVC视频解码系统中子像素插值过程复杂度高的问题,提出一种子像素插值的2层流水线设计方法.第1层流水机制是当8×8分割块内部4个4×4块具有相同的运动信息时,基于4×4分割块参考像素读取和插值运算的两级流水,实现了不同4×4块插值过程的并行操作.第2层流水机制利用插值运算算法中1/2像素值之间的无依赖性以及水平和垂直插值运算过程的对称性,加速了各子像素位置处的像素插值运算过程.核心插值运算单元包括13个6阶滤波器、4个双线性插值滤波器和4个色度插值滤波器.插值运算过程的并行流水机制至少缩减了75%的插值运算时间.实验结果表明,与其他同领域工作相比,该架构设计的硬件开销较小,外部存储器访问量降低了47%,子像素插值性能提高了30%.

用于加解密流程控制的协处理器

本文设计与实现了一种专用于加解密流程控制的协处理器.协处理器根据特定的应用需求,自定义了一种精简的8位指令集,同时采用与SoC系统一致的32位数据位宽设计.协处理器采用三级流水线设计,数据旁路的设计解决了流水线中的数据冒险.通过与加解密算法IP联合测试仿真,验证了协处理器能够灵活地完成加解密流程控制工作.通过SM1加密实验,证明了协处理器能够提供较主处理器更好的性能,同时释放大量的主处理器资源,显著提高了SoC的性能.最后DC综合结果显示,该协处理器只占用了很小面积.