表面掺杂浓度对低压TVS的影响研究

瞬态电压抑制器(TVS)是一种二极管形式的接口保护器件,其中低压TVS通常由低阻外延层和其表面的高浓度掺杂区构成。在芯片制造工艺过程中,圆片的表面掺杂浓度对器件特性有很大的影响,非正常的杂质扩散变化极易导致器件参数异常。文章就某低压TVS制造过程中出现的参数异常进行了排查,确认异常原因为表面掺杂浓度过高,并就表面掺杂浓度与器件参数的变化趋势进行了分析,并通过实验得到验证。

一种环形栅LDMOS器件的宏模型

提出了一种适用于环形栅LDMOS器件的子电路宏模型。基于对环形栅LDMOS器件结构的分析,将环形栅LDMOS器件分为两个部分,一个是中间的条形栅MOS部分,使用常规的高压MOS模型;另一个是端头部分,为一个圆环形栅极MOS器件,采用了一个单独的模型。基于40 V BCD工艺的N沟道LDMOS器件进行模型提取与验证。结果表明,建立的宏模型具有较强的几何尺寸缩放功能,对于不同尺寸的器件都具有较高的拟合精度,并且模型能够兼容当前主要的商用电路仿真器Hspice和Spectre。

基于TRIZ理论的玻璃折射率测量实验教学优化与改进的分析

将TRIZ理论的因果链分析、矛盾分析以及发明原理等应用到大学生课堂教学中,针对玻璃折射率测量实验,找出该实验的缺点,并对实验操作过程进行详细分析,探索实验优化与改进的方案,取得了良好的教学效果。并将TRIZ思维应用到实验课堂教学中,对课堂实验进行延伸,极大的提升了大学生在课堂上的创新性、积极性、参与性与能动性。

一种基于0.6μm BCD工艺的40V高压输出自稳零运算放大器

设计实现了一种基于0.6μm BCD工艺的40 V高压输出自稳零运算放大器。该运算放大器采用了时间交织自稳零结构,实现了对输入失调电压的连续校准,同时使用40 V耐压PDMOS管和NDMOS管,实现了ClassAB结构的高压输出。运算放大器的输入级和自稳零校准电路采用0.6μm普通MOS管实现,均工作在5 V电源电压下;放大级和输出级中部分晶体管采用非对称结构的40 V DMOS管,实现了高压输出。整体电路中只有DMOS管的漏源电压承受40 V的耐压,其余MOS管的各端电压均在正常的工作范围内,没有耐压超限风险。前仿真结果表明,该运算放大器在5 V和40 V双电源电压下工作正常,输入失调电压为0.78μV,输出电压范围为3.0~37.7 V,等效直流增益为142.7 dB,单位增益带宽为1.9 MHz,共模抑制比为154.8 dB,40 V电源抑制比为152.3 dB,5 V电源抑制比为134.9 dB。

一种伪随机开关动作的自稳零运算放大器

设计实现了一种低失调、高增益的轨到轨运算放大器(运放),整体电路主要包含带隙基准、环形振荡器、伪随机信号发生器、主运放以及调零辅助运放。采用时间交织结构的自稳零技术降低了运放的输入失调电压,通过主运放与辅助运放增益相叠加的方式获得高增益。为了改善自稳零运放开关动作所引起的互调失真现象,设计了一种伪随机信号发生器,用于控制自稳零运放的开关动作,以一种非固定周期的伪随机时序信号代替传统的周期性时序信号,避免了由MOS开关管周期性动作引入的二次谐波甚至多次谐波,改善了运放的调零效果,消除了输出信号中的互调失真。基于0.5μm CMOS工艺完成了整体电路的设计与流片,电路仿真与芯片实测数据均达到较好效果。在电源电压5 V,环境温度25℃条件下,实测输入失调电压为0.6μV,输入偏置电流小于10 pA,开环增益为140.8 dB,共模抑制比为138.4 dB,电源抑制比为142.9 dB,该电路可用于高精度信号采集和调理。

碳化硅功率器件高密度互连技术研究进展

相比于硅,SiC材料因具有宽禁带、高导热率、高击穿电压、高电子饱和漂移速率等优点而在耐高温、耐高压、耐大电流的高频大功率器件中得到了广泛应用。传统的引线键合是功率器件最常用的互连形式之一。然而,引线键合固有的寄生电感和散热问题严重限制了SiC功率器件的性能。文章首先介绍了硅功率器件的低寄生电感和高效冷却互连技术,然后对SiC功率器件互连技术的研究进行了综述。最后,总结了SiC功率器件互连技术面临的挑战。

一种用于自稳零放大器的伪随机信号发生器

提出了一种用于自稳零运算放大器的伪随机信号发生器电路.该电路结合了线性反馈移位寄存器和多级计数器,实现了输出信号的频率在一定范围内随机变化的功能.利用7级线性反馈移位寄存器生成的7位伪随机码对多级计数器进行置位,计数器以置位后的状态开始计数.当计数器计满时,输出信号跳变一次.同时,线性反馈移位寄存器生成新的伪随机码对计数器电路进行重新置位,计数器再重新计数.最终产生频率在一定范围内随机变化的输出信号.该输出信号作为自稳零放大器失调校准电路的开关时序信号,使自稳零运放的失调电压校准电路(开关电容结构)的开关动作具有随机化特征,产生的开关毛刺类似随机噪声,改善了自稳零放大器失调电压的校准效果.该伪随机信号发生器电路采用0.5μm CMOS工艺实现.仿真结果表明,该信号发生器电路实现产生的输出信号的频率在2kHz到4kHz范围内随机变化.将其用于自稳零运算放大器的失调电压校准中,自稳零运放输出信号中的谐波显著降低.

一款基于电荷泵高压内电源的恒定跨导轨到轨运算放大器

设计了一款基于电荷泵高压内电源的恒定跨导轨到轨运算放大器.输入级采用PMOS差分对结构,通过电荷泵产生高于电源电压的输入级内电源,使运放在轨到轨输入范围能正常工作并保持输入跨导恒定.电荷泵电路所需的时钟信号通过内部振荡器电路产生,再通过电压自举电路和时序电路产生所需电平的非交叠开关控制信号,最后利用时间交织结构输出连续稳定的高压内电源.在电荷泵实现中还采用了辅助开关结合跟随运放的结构降低了主开关在切换时的毛刺.该运放在折叠式共源共栅结构中使用增益自举结构提高了总体增益,输出级采用class AB类输出结构实现轨到轨输出.该运算放大器基于0.5μm CMOS工艺完成电路与版图设计,仿真结果表明,在5 V电源电压下,直流增益为150.76 dB,单位增益带宽为53.407 MHz,相位裕度为96.1°,输入级跨导在轨到轨输入共模范围内的变化率为0.00125%.

低温度系数的CrSi薄膜电阻的制备工艺

采用磁控溅射法制备低温度系数CrSi薄膜电阻,研究了制备过程中溅射条件对CrSi薄膜电阻温度系数的影响,包括溅射功率、衬底加热温度、工艺气体体积流量和反应气体体积流量。这些条件通过改变CrSi薄膜这种不连续金属薄膜中的晶粒大小和晶粒间距,进而影响CrSi薄膜电阻的电阻率。通过优化溅射功率、衬底加热温度、工艺气体体积流量和反应气体体积流量,得到合适的晶粒大小和晶粒间距,从而得到电阻温度系数为-3.88×10-6/℃的CrSi薄膜,为CrSi薄膜电阻的集成应用提供了工艺基础。

亚微米间距PECVD填隙工艺研究

将半导体制造中常规的等离子增强化学气相淀积(PECVD)SiO_2工艺和等离子反应离子刻蚀(RIE)SiO_2工艺结合起来,利用三步填充法实现亚微米间距的金属间介质填充制作。此方法有效解决了常规微米级等离子增强化学气相淀积工艺填充亚微米金属条间隙的空洞问题。实验结果表明,在尺寸大于0.5μm的金属条间隙中没有发现介质填充的空洞问题。空洞问题的解决,使得"三步填充法"的介质填充技术在工艺中能够实用化,并应用到亚微米多层金属布线工艺当中。

0.35μm SiGe BiCMOS隔离深槽表面形貌研究

针对0.35μm SiGe BiCMOS工艺,对隔离深槽表面形貌进行了研究。仿真及工艺结果表明,多晶硅回刻残留厚度h_2、深槽顶部开口宽度W_（tp）以及刻蚀掩蔽氧化层残留厚度h_3是影响深槽表面形貌的主要因素;当h_2=220nm,W_（tp）=0.7-0.9μm,h_3=150-200nm时,获得了较好的深槽表面形貌,其隔离漏电流小于0.05nA/μm,可用于0.35μm SiGe BiCMOS工艺的隔离。

键合SOI材料应力的控制技术

在基于绝缘体上硅(SOI)材料的IC器件及MEMS器件研发过程中,薄膜应力引起的晶圆变形、膜层脱落等工艺问题,制约了其研发进度和器件性能。对键合SOI材料整体残余应力展开研究,推出埋氧层、背面氧化层、衬底厚度与SOI整体残余应力的关系,并采用翘曲度值表征由残余应力引起的SOI形变的大小,弯曲度的正负表征SOI形变的方向。针对IC和MEMS产品在开发过程中因残余应力过大而引起的光刻无法吸片、牺牲层释放不干净等问题,通过工艺优化,制备出与残余应力方向相反、应力大小适中的SOI片,从而抵消了部分残余应力,翘曲度由200μm以上下降到100μm以内,有效解决了工艺异常问题。

一种提高ESD性能的高压SBD器件结构研究

提出了一种新型SBD器件结构,并应用于高压SBD产品的研制。该结构通过在肖特基势垒区的硅表面增加一层表面缓冲掺杂层(Improved Surface Buffer Dope),将高压SBD的击穿点从常规结构的PN结保护环区域转移到平坦的肖特基势垒区,从根本上提高了器件的反向静电放电(ESD)和浪涌冲击能力。经流片验证,采用该结构的10A150VSBD产品和10A200VSBD产品均通过了反向静电放电(HBM模式)8kV的考核,达到目前业界领先水平。该结构工艺实现简单,可以应用于100V以上SBD的批量生产。

SiGe集成电路工艺技术现状及发展趋势

介绍了基于SiGe材料的集成电路工艺技术概况,包括SiGe HBT器件结构、SiGe HBT特色双极工艺、SiGe BiCMOS工艺等。概述了SiGe工艺技术的应用情况以及国内外发展现状,并结合应用需求,提出了国内模拟集成电路制造用SiGe工艺技术的发展趋势。

机械应力对双极晶体管β的影响研究

在芯片制造工艺过程中,机械应力对纵向NPN管共射电流增益β有很大影响。通过对上方第二层铝开槽可使β值回升。在第一层铝与第二层铝间的IMD层中加入压应力Si3N4膜,尺寸最大的NPN管的β恢复正常,而其他尺寸的NPN、PNP管的β均有不同程度上升。应用能带理论分析了应力对双极晶体管β的影响机制。结果表明,体硅(100)晶面内的应力对纵向NPN和纵向PNP管的β均有很大影响,并通过实验得到了验证。

超薄顶硅层SOI基新颖阳极快速LIGBT

提出一种利用浅槽隔离(STI)技术的超薄顶硅层绝缘体上硅(SOI)基新颖阳极快速横向绝缘栅双极型晶体管(LIGBT),简称STI-SOI-LIGBT。该新结构器件整体构建在顶硅层厚度为1μm、介质层厚度为2μm的SOI材料上,其阳极采用STI和p+埋层结构设计。新器件STI-SOI-LIGBT的制造方法可以采用半导体工艺生产线常用的带有浅槽隔离工艺的功率集成电路加工技术,关键工艺的具体实现步骤也进行了讨论。器件+电路联合仿真实验说明:新器件STISOI-LIGBT完全消除了正向导通过程中的负微分电阻现象,与常规结构LIGBT相比,正向压降略微增加6%,而关断损耗大幅降低86%。此外,对关键参数的仿真结果说明新器件还具有工艺容差大的设计优点。新器件STI-SOI-LIGBT非常适用于SOI基高压功率集成电路。

THERMCO水平氧化炉外点火系统保护措施分析

本文简要介绍了外点火工艺在半导体生产中的作用及制备氧化膜中各种方法的特点比较。描述了THERMCO水平氧化炉外点火系统的三部分组成部件:加热器、点火器以及保护措施。具体分析了THERMCO水平氧化炉外点火系统在工艺过程中会触发的软件及硬件的保护事件:H2事件、O2事件、RATIO H2事件、PYRO LOW事件、HI H2 FL事件以及NO TORCH事件,同时描述了相关保护措施的调节方法及步骤。最后介绍了THERMCO水平氧化炉外点火工艺中常见故障的分析。

氢氧合成氧化炉管改POCL3掺杂炉管

三氯氧磷预淀积是半导体制造过程中常用的掺杂工艺,使用的掺杂源是三氯氧磷液态源,它在工艺过程中分解产生的P2O5淀积在硅片表面,P2O5与硅反应生成SiO2和磷原子,并在硅片表面形成一层磷-硅玻璃,然后磷原子再向硅中进行扩散。本文介绍了SLC99控制系统的氢氧合成炉管改造成POCL3液态氧掺杂炉管的具体步骤及方法。