超高速多接口类型损耗控制板设计与实现

在超高速SerDes接口中,信道引起的损耗成为高速SerDes接收机性能表征和一致性测试的关键因素。为解决超高速多接口类型SerDes信道补偿性能一致性测试问题,设计和实现一种支持多种接口类型的损耗控制板,采用统一的硬件结构,并对多通道高速链路阻抗一致性和S参数进行时域和频域仿真优化及实际测试。仿真和测试结果表明,所设计的超高速多接口类型损耗控制板,能够为56 Gbps PAM4高速信号提供-38 dB信道损耗,能够模拟CEI-56G-LR/MR/VSR、CEI-28G-LR/MR/SR/VSR接口类型下信道损耗。

基于UVM的PCIe桥接芯片验证平台设计

RapidIO协议是一种针对高性能嵌入式系统需求而设计的包交换互联协议,PCIe(Peripheral Component Interconnect express)是一种高速串行计算机扩展总线标准,能够提供点对点双通道高带宽传输.现有的国产CPU均不支持RapidIO接口,只能通过PCIe转RapidIO桥接芯片才可以连接到交换网络中,研制国产化PCIe桥接芯片对国产CPU的推广具有重要意义.通过在传统UVM(Universal Verification Methodology)架构的基础上进行优化,在计分板(Scoreboard)中采用基于单描述符实时比对的方法,比对数据改为从PCIe VIP(Verification Intellectual Property)的数据链路层中选取,使BDMA(Block Direct Memory Access)引擎的内存占用率减小了30%,验证平台总仿真时间缩短了25%;采用寄存器模型自动化集成的方法,对寄存器进行前门和后门交叉访问,可对寄存器的属性和初始值进行快速验证,使寄存器的总验证时间降为原来的20%,并且正确率可达95%以上,该方法特别适用于对同一寄存器各位域属性不同的寄存器验证;对代码覆盖率进行了收集,达到了覆盖100%的预期要求,该平台可用于数字芯片的验证.