一种抑制封装中电源噪声的新型电磁带隙结构

面向高密度集成系统级封装中同步开关噪声引起的电源完整性问题,设计了一种新型电磁带隙结构。该结构由互补开口谐振环单元结构和类L-bridge型的单元间连桥结构形成,刻蚀缝隙以降低贴片的有效电容,增大连桥长宽比以增加贴片的有效电感。采用电磁全波仿真软件HFSS对所提出结构进行建模与仿真。仿真结果表明,以抑制深度-40 dB为标准,能够达到12.9 GHz的超宽禁带,明显优于常规电磁带隙结构,可以更好地抑制同步开关噪声。

芯粒集成系统封装I/O高速总线架构设计及实现

随着集成密度和单片处理速度的不断提升,芯粒集成系统封装(Chiplet SiP)中互连网络日趋复杂且信号与电源完整性、传输能耗问题日趋严重,芯粒与SiP外部的数据交换I/O(Input/Output)容量的提升遭遇瓶颈。为提升芯粒集成度、提高数据传输速率与准确率、降低系统功耗,根据芯粒间通信的最新标准通用芯粒互连技术(Universal chiplet interconnect express, UCIe),利用高速串行计算机扩展总线标准(Peripheral component interconnect express, PCIe)在高速数据存储及传输方面的技术优势,设计出一种芯粒高速I/O通信的架构,并用FPGA验证了此架构的可行性,为UCIe标准的落地提供了一种实现途径。

2.5D系统封装中高速I/O链路信号/电源完整性协同仿真

提出了一种2.5维(2.5D)系统封装高速输入/输出(I/O)全链路的信号/电源完整性(Signal integrity/power integrity,SI/PI)协同仿真方法。首先通过电磁全波仿真分析SiP内部“芯片I/O引脚-有源转接板-印刷电路板(即封装基板)-封装体I/O引脚”这一主要高速信号链路及相应的转接板/印刷电路板电源分配网络(Power distribution network,PDN)的结构特征和电学特性,在此基础上分别搭建对应有源转接板和印刷电路板两种组装层级的“信号链路+PDN”模型,并分别进行SI/PI协同仿真,提取出反映信号链路/PDN耦合特性的模块化集总电路模型,从而在电路仿真器中以级联模型实现快速的SI/PI协同仿真。与全链路的全波仿真结果的对比表明,模块化后的协同仿真有很好的可信度,而且仿真时间与资源开销大幅缩减,效率明显提升。同时总结了去耦电容的大小与布局密度对PDN电源完整性的影响及对信号完整性的潜在影响,提出了去耦电容布局优化的建议。

微系统用锁相环内建自测试电路的设计与实现

针对微系统中锁相环(phase-locked loop, PLL)输出时钟信号抖动测量精度问题,提出了一种改进的边沿对齐欠采样抖动测量技术。在Simulink中对锁相环电路及其信号抖动进行建模仿真,模拟出真实工作环境的待测时钟信号。构建可集成于微系统内部的,基于边沿对齐的周期抖动测量内建自测试(built in self-test, BIST)电路,记录跳变过渡区的全部不稳定区域,实现对锁相环电路的原位监测。从抖动值、测量分辨率和待测信号频率三个方面,对测量结果和仿真结果进行对比。结果表明,待测信号频率为1 GHz时,周期抖动的测量误差为2.45%。在需要高频率时钟信号的微系统中,所搭建的内建自测试电路能够在较高测量分辨率下实现精度较高的抖动测量。

基板再分布层通孔及跨层传输结构的优化设计与仿真分析

针对系统封装基板表面再分布层多层互连问题,进行了跨层传输结构优化设计,并采用三维电磁场全波仿真工具ANSYS HFSS进行了建模和仿真。首先,提出了一种采用金属-空气-绝缘介质(metal-air-insulator,MAI)结构的新型再分布层通孔。仿真结果表明,基于该通孔的跨层传输结构插入损耗在0.1~20 GHz频率范围内优于-0.18 dB,相较常规通孔结构提升了0.01 dB。其次,提出了基于MAI及基板通孔(through substrate via,TSV)接地共面波导的再分布层跨层传输结构及其改进结构。仿真结果表明,改进后传输结构的回波损耗提升了1~3 dB,插入损耗提升了0.01~0.03 dB,相对常规结构有更好的传输性能。最后,为进一步提升传输性能,提出在介质层间引入水平空气介质层的方法,仿真结果验证了该方法的有效性。