基于FPGA平台的电路级抗差分功耗分析研究

研究DPA攻击方法以及相应的电路级防护技术,提出在FPGA(现场可编程门阵列)上实现WDDL的设计方法以及适用于FPGA的对称布线技术,随后在FPGA平台上实现一个4位加法器并进行功耗分析。实验结果表明,WDDL电路的功耗波动比普通电路有较明显的下降。WDDL结构以一定的芯片面积为代价,可有效降低FPGA功耗与数据的相关性,具有较好的抗DPA(差分功耗分析)攻击性能。

RSA加密中基于二次Booth编码的Montgomery乘法器(英文)

研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。通过SMIC0.13?m工艺实现的阶64,128和256的128 bit和256 bit的Booth大数乘法器,分别在160 MHz和125 MHz的频率下实现模乘运算。实验结果表明,阶64,128和256的Booth乘法器在速度上性能一致,但随着阶的增加,由于预计算和产生部分积的复杂度上升,乘法器的面积将增加。

针对FPGA实现的AES密码芯片的相关性电磁分析攻击

通过研究相关性电磁分析(CEMA)攻击方法,构建电磁泄漏信息采集和数据处理平台,对基于现场可编程门阵列(FPGA)实现的AES-128密码算法进行近场相关性电磁分析攻击。攻击结果表明,该平台能够获取密码芯片工作时的电磁泄漏信息,并通过分析获取AES第10轮加密的全部16个字节密钥。经过优化数据处理,相关性电磁分析攻击的效率得到很大提高,攻击所需的数据组数大大下降。

一种针对FPGA密码模块的非侵入式故障攻击（英文）

在FPGA平台上,利用降低电源电压的方法使电路关键路径上的数据建立失败,从而达到注入故障的目的。基于合适的故障模型,攻击者可以有效地获取密钥信息,实现了针对密码模块的高效率、低成本的非侵入式故障攻击方法。攻击实验利用一台电压源和一台个人电脑,通过8组正确和错误密文对,成功地恢复出一个FPGA中AES密码模块的128 bit完整密钥。

一种用于RFID的基于广义二进制Hessian曲线的密码处理器的实现

针对射频识别(RFID)芯片面积和能量资源极其有限的特点,设计实现了一种基于广义二进制Hessian曲线(GBHC)的椭圆曲线密码(ECC)处理器。在算法上采用Montgomery Ladder点乘算法和w坐标法,以优化加速运算时序,在结构上精细设计循环移位寄存器组和门控时钟,以降低面积和能量消耗。实验表明,在保证安全精度不变的情况下,所实现的密码处理器具有较快的运算速度、极小的芯片面积和超低的能量消耗,并能抵抗简单功耗分析(SPA)等侧信道攻击(SCA)。

宽带跟踪保持放大器失真的分析和计算

基于高频肖特基二极管模型,对宽带桥式跟踪保持放大器的失真进行了Volterra分析和计算.分别导出了三阶谐波失真和互调失真表达式.利用非线性电流方法采用计算机程序对弱非线性跟踪保持放大器失真进行计算,计算结果显示其跟用SpectreRF仿真器进行仿真的结果具有很好的一致性,结果也证明,计算机程序在某些条件下,总体计算效率得到了显著提高.

0.0068mm^2自校准电路在锁相环中的应用(英文)

提出了一种可供CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比,新的自校准方案不需要使用参考电压源,而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068 mm2。所设计的PLL采用0.13μm CMOS工艺,工作频率范围在25～700MHz之间。测试表明,当压控振荡器工作在700 MHz的时候,其8倍降频之后的87.5 MHz输出信号的相位噪音在1MHz频率偏移处为-131dBc/Hz。

抗差分能量攻击的DES加密芯片设计(英文)

提出将掩码和随机延时两种策略综合的方法以增强加密算法的抗攻击性能,同时,提出一种多掩码方案取代传统的单一掩码,进一步增强抵御以汉明重量为模型的能量攻击。此综合策略应用于DES加密设备,结果表明,能够成功抵御105条能量迹攻击,抗攻击性能提高40%。

基于环栅纳米线隧穿场效应晶体管的解析模型

对环栅纳米线结构的隧穿场效应晶体管进行建模分析,给出电流解析模型,证明隧穿场效应管有良好的亚阈特性。研究发现,环栅纳米线隧穿场效应管的亚阈值斜率SS的大小与圆柱体硅直径dnw、环栅氧化层厚度tox以及漏电压Vdd的变化规律均成正比,即圆柱体硅直径dnw、环栅氧化层厚度tox和漏电压Vdd越小,亚阈区的性能越好。这一模型的研究为场效应晶体管在低功耗电路中的应用打下良好基础。