系统级ESD激励源模型研究进展

芯片级和系统级静电放电(ESD)协同设计可以有效地应对电子设备面临的ESD风险,但需要对整个ESD防护网络进行建模,特别是建立精确的系统级ESD激励源模型。文章阐述了静电枪、浪涌等两种常用ESD激励源模型的基本原理、建模和仿真方法。分析了已有模型在仿真预测中面临的挑战和存在的问题。最后,指出了系统级ESD激励源模型的发展趋势。

单器件时钟负载限制竞争RAM锁存器设计(英文)

提出一种新型RAM锁存器,通过引入并行充电支路,可避免开关电流和充电速度之间的矛盾。与传统结构相比,新结构不仅能提高充电速度,而且能降低短路功耗。此外,新结构中时钟负载只有一个MOS管,能有效降低时钟功耗。Hspice仿真结果表明,新的RAM n-锁存器和p-锁存器速度分别提高12.8%和25.5%,功耗延迟积分别降低19.8%和26.9%。

IP保护方法研究进展

电子器件生产成本的增加和集成电路设计方法的改变已导致微电子工业中的新兴威胁,例如伪造、非法复制、反向工程和盗窃,IP保护已经成为一个重要的研究课题。系统概述了各种主流的IP保护方法,包括加密与许可证机制、数字指纹、数字水印、硬件计量、硬件混淆等,重点介绍了基于约束、附加、模块、功率的数字水印方法的研究进展,也介绍了几种最新的IP保护方法,提出了未来IP保护可能的发展方向。

一种3D IC TSV互连的内建自测试和自修复方法(英文)

提出一种检测和修复有缺陷TSV的内建自测试(BIST)和内建自修复(BISR)的方法。采用BIST电路测试TSV,根据测试结构,采用BISR电路配置TSV映射逻辑,有故障的TSV可被BISR电路采用TSV冗余修复。所提出的设计可减小TSV测试价格,并减少TSV缺陷引起的成品率损失。电路模拟表明,面积代价和时间代价是可接受的。

基于贝叶斯算法的天线端到端优化

在确定天线的拓扑结构以后,通常需要对天线的结构参数开展反复的优化才能达到设计目标,快速有效的优化算法有利于缩短天线的设计周期。在建立综合目标函数的基础上,同时考虑天线的多个优化目标和限制条件,使用贝叶斯优化算法对天线进行端到端优化。基于在线更新的数据集,高斯过程估计出目标函数的后验分布,进而使用获得函数进行迭代。通过两种天线模型对提出的优化算法进行仿真验证,结果表明,由于建立了天线参数到综合目标函数的映射关系,整个优化过程以端到端的方式实现,与传统的优化方法相比,所提算法的优化结果和优化速度都具有明显的优势。

一种用于继电保护的电源钳位静电放电电路

与消费类电子产品相比,用于继电保护的集成电路(IC)面临着更为严苛的静电放电(ESD)环境,需要高可靠性的电源钳位ESD电路,但这会给芯片带来较大的泄漏功耗。针对继电保护电路的ESD需求,提出了一种低漏电型电源钳位ESD电路,减小了ESD触发模块的电容,有效防止了继电保护下快速上电和高频噪声带来的误触发。利用电流镜结构获得大的等效ESD触发模块电容,保证了泄放晶体管的导通时间。利用钳位二极管技术,减小钳位电路触发模块的泄漏电流。基于标准65 nm CMOS工艺对电源钳位ESD电路进行了流片验证,测试结果表明,人体模型(HBM)ESD防护能力可达4 kV,泄漏电流为25.45 nA。

一种基于环路结构的RFIC内建自测试方法

提出一种基于环路(Loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试,设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明,此方法能够正确检测出系统故障,可以应用于生产测试,并能减少测试时间和测试成本。

偏置电压交变的时分反馈闭环加速度计(英文)

提出一种改进结构的时分反馈闭环加速度计,该结构使用负系数的PID控制器,只需要一个运算放大器。改进后的结构减小了读出电路的芯片面积,同时省去一个运算放大器和两个大电阻,因此能降低系统噪声。读出电路采用0.35μm高压CMOS工艺,并包含自检测功能。测试结果显示,在自检测模式下,闭环加速度计的线性度为99.72%。在DC到200 Hz内,输出噪声电压均方根值约为140μV。

适用于低功耗SRAM的高速电流模式灵敏放大器(英文)

提出一种新型电流模式SRAM灵敏放大器结构。该灵敏放大器采用两级结构,通过增加一级基于锁存器结构的高速放大电路,能够快速感应位线的电流变化并放大为全摆幅信号,不仅能加快求值速度,而且电流传送器还起到隔离直流通路、减少电路直通功耗的作用。基于1.0 V/65 nm工艺的HSPICE仿真结果显示,与WTA灵敏放大器相比,该灵敏放大器速度提高17%,功耗减少86%。

一种像素级源跟随管共享的双列线信号传输的红外焦平面读出电路新结构

提出一种像素级源跟随管共享、双列线信号传输的红外焦平面读出电路新结构。像素的电压信号通过两条列线传递到列级,消除了列线寄生电阻带来的非均匀性和非线性。同一列的相邻四行像素共享源跟随管,增大了源跟随管的尺寸和面积,从而降低了热噪声、闪烁噪声以及工艺偏差带来的非均匀性。采用该结构并基于0.35μm 2P3M CMOS工艺设计和制造了一款640×512规格读出电路,像素中心距为15μm。测试结果表明:功耗仅30 mW,动态范围81 dB,非线性度0.11%,非均匀性小于1%。与中波红外探测器阵列互连后进行了组件测试和成像实验,组件非均匀性小于5%,NETD为18 mK,获得了高质量红外图像。

面向神经形态计算的智能芯片与器件技术

基于第216期"双清论坛"关于人工智能芯片发展的主题报告和分组讨论,本文着重介绍了面向神经形态计算的智能芯片与器件技术的国内外主要研究进展及存在的挑战,包括人工神经网络加速器、基于传统CMOS的神经形态智能芯片、新型神经形态器件技术及基于新器件的神经形态芯片等内容,探讨了神经形态智能芯片面临的关键问题和未来发展趋势。