波动动态差分逻辑RISC-V CPU芯核的功耗抑制技术研究

差分功耗分析(DPA)攻击不仅威胁加密硬件,对加密软件的安全性也构成严重挑战。将波动动态差分逻辑(WDDL)技术应用在RISC-V指令集的处理器芯核上可减少功耗信息的泄露。但是,WDDL技术会给电路引入巨大的功耗开销。该文针对基于WDDL的RISC-V处理器芯核提出两种功耗抑制方法。虽然随机预充电使能技术与指令无关,而预充电使能指令技术需要扩充指令集,但这两种方法都是属于轻量级的设计改进。仿真结果表明,采用了随机预充电使能技术和预充电使能指令技术的Rocket芯核的电路功耗分别是原始的WDDL Rocekt芯核功耗的42%和36.4%。

基于达芬奇平台的微波视频监控系统

基于先进的DSP达芬奇平台和H.264编码技术,本文设计了微波视频监控系统。实验测试性能的结果表明:在64 K带宽环境下实现CIF的图像监控,监控帧率可达到每秒2～5帧左右,时间延迟在2～3s,满足作为监控目的基本要求;如果绑定6×64K=384K的通道,则能够在小于384K的带宽下,完成高质量的D1 (704X576)图像高分辨率的视频图像的连续传输,实现满足设计要求。画面质量的平均PSNR在30 dB左右,满足视觉需要,可以有效地辨认不法闯入分子的身份,并且可以应用于其他监控环境中。

AVS标准中的视频编码关键技术研究

AVS是中国自主制定的数字音视频编码系列标准,主要研究了AVS-P2和AVS-P7中的关键技术,并与国际上最新视频压缩标准H.264/AVC中的关键技术进行对比分析。最后介绍了AVS工作组的最新进展,分析了AVS的产业化现状和应用前景。

GSM手持设备射频芯片内集成多相滤波器的设计

作为低中频接收机关键模块之一,多相滤波器在镜像抑制和邻道干扰方面扮演着重要的角色。它的性能指标直接影响整个接收链路的灵敏度。本文采用有源RC电路架构设计了一个五阶切比雪夫多相滤波器。仿真结果表明,该滤波器的中心频率在100kHz,3dB带宽是220kHz。最大电压增益为63dB,镜像抑制比大于30dB。设计的滤波器完全满足GSM手持设备的要求。

预留载波法在同轴电缆调制解调系统中的实现

阐述了一种改进的预留载波方法,结合一个基于OFDM技术的同轴电缆调制解调系统给出了其实现结构,并在FPGA上完成了这种方法的实现。

预留载波法在同轴电缆调制解调系统中的实现

阐述了一种改进的预留载波方法,结合一个基于OFDM技术的同轴电缆调制解调系统给出了其实现结构,并在FPGA上实现了这种方法。

基于免疫算法的铁电场效应晶体管多态门设计方法

应用于硬件安全领域的多态电路对于除金属氧化物半导体场效应晶体管(MOSFET)外的新器件的研究较少,往往只有少数几个设计实例,缺乏一般化的研究方法和多态门设计平台。面向铁电场效应晶体管(FeFET)器件,该文提出一种多态门设计方法。该方法利用免疫算法,将基于FeFET的多态门电路生成问题归结为生物代际演化过程。该文利用C++语言平台和Hspice仿真工具实现了完整的FeFET多态门设计算法,结合具体的工艺和电路模型搭建了多态门的设计平台。实验结果表明,该设计方法可有效地生成出基于FeFET的多态电路,其所生成的多态门电路可实现温度、电源电压和外部信号多种控制方式。

排序集线器多级互连交换结构的多路径自路由模型

目前已提出多种能提供100%吞吐率的分组交换结构,如共享总线、共享内存、交叉矩阵及输入输出排队等.它们的结构性缺陷是存在某个瓶颈限制了其规模的有效扩展,如带宽瓶颈、调度算法运算处理瓶颈等.本研究提出了一类新的结合群组排序集线器和多级互连网络的多路径自路由交换结构,并证明了该类结构构建于代数群论的自路由数学模型.该结构具有:完全分布式自路由、无需端口匹配调度、无内部缓存、无缓存时延及无抖动、按位置换群建模及可递归扩展和模块化属性.理论分析及仿真结果表明该结构适合作为提供QoS保证的超大规模宽带交换结构.

一种邻近层资源共享的三维堆叠存储器内建自修复策略

在摩尔定律面临终结的趋势下,三维集成电路技术被认为是继续提升集成电路性能和集成度的重要技术途径之一.由于采用堆叠的结构,三维集成电路适用于高密度以及异质集成应用领域.存储器是高密度集成电路的典型代表,是三维集成电路的重要应用方向之一.三维存储器技术可同时提高存储密度与访存通路带宽,是解决"存储墙"问题的一种可行技术途径.然而,由于存储器件尺寸的微缩,存储阵列中的故障存储单元数量呈增加趋势.对存储器产品,基于冗余存储资源的内建自修复技术是提高其可靠性的重要方法.三维存储器的层与层之间可通过硅通孔等技术实现互连,使得垂直方向上的冗余资源共享成为可能,从而改善三维存储器的可靠性.该文提出一种邻近层共享冗余的三维存储器修复策略,用以提高现有三维存储器内建自修复技术的故障修复能力.该策略不会引发死锁现象,具有良好的冗余资源利用率和较小的硅通孔面积代价.仿真结果表明,与已有的结对冗余策略相比,该文所提出的冗余共享策略具有更高的故障修复率,且故障修复率不随存储器层数的增加而显著下降,更适用于大规模三维存储器.

在-55-125℃范围内误差小于±0.3℃硅基温度传感器

提出了基于寄生参数自校正的高精度温度传感器,并给出了基于CSMC0.5μm混合信号CMOS工艺的仿真结果，利用CMOS工艺衬底pnp三极管的发射区-基区pn结作为温度传感单元,提出了易于开关-电容电路实现的寄生电阻校正方法,消除了基区电阻非线性对温度测量的影响,提高了测量精度，电路仿真结果显示,系统测温误差在-55℃-125℃范围内仅为±0.3℃。

一种交错编码的多重门限调度算法

提出一种交错编码的多重门限调度算法(interleaving coded multi-threshold scheduling,简称ICMTS).该算法将前、后级队列门限标记交错编码作为权值表征输入调度过程前、后两级队列的整体调度需求,根据交错编码的权值对前级虚拟输出队列进行优化调度判决,并通过多重门限机制降低算法的硬件资源开销.采用流模型证明当加速因子为2时,ICMTS算法可获得100%的吞吐量,并给出ICMTS算法的工程简化设计方案,复杂度为O(logN).仿真仿真结果表明,采用ICMTS算法的工程简化方案即可获得比现有算法更优的调度性能.

具有最小缓存复杂度的负载均衡交换方法

对两级自路由交换结构,提出了一种新的分割聚合流的负载均衡方法.该方法通过群组集线器对输入输出线进行分组以获得统计复用的优点并减少接入控制计算的复杂度,并对输入输出及中间端口进行缓存结构的优化设计以实现分组线速转发并降低缓存的复杂度.理论分析和仿真结果表明,对于任意允许的流量模式,可以达到100%的吞吐率.与其它负载均衡交换方法相比,本方法具有最低的缓存复杂度O(N),很小的固定排队延迟O(1).这些特性使之在下一代网络中更适合超大规模的分组交换结构.

分数像素运动矢量代价产生器的VLSI设计

针对H.264/AVC视频编码器的系统芯片设计,通过分析分数像素运动估计(FME)模块的数据并行度和硬件利用率,探讨了分数像素运动矢量代价产生器的复用结构,再依据FME模块的具体设计约束,提出了可以复用产生1/2像素和1/4像素运动矢量代价的硬件实现结构,并且在FPGA开发板上进行了分数像素运动矢量代价产生器的设计验证。

一种改进的适用于数字助听器的基于非线性频率压缩的多通道响度补偿方法（英文）

为了改进数字助听器中的响度补偿,并提高高频部分的语音可懂度,提出一种基于非线性频率压缩的多通道响度补偿的综合方法。首先,为了避免语音的频率畸变,基于语音可懂度进行频谱的多通道划分。然后,采用一种非线性的频率压缩方法,将高频部分的声音压缩至患者能听到的低频部分。所提出的非线性频率压缩方法是基于不同频段对语音理解度的贡献占比来改变频率压缩比。最后,为了实现自适应的响度补偿同时防止传统宽动态范围压缩的固定压缩比降低语音质量,采用一种随时间可变压缩比的自适应宽动态范围压缩方法。实验结果表明,相对于传统的宽动态范围压缩和频率压缩方法,该方法可以改善20%的语音鉴别准确率。

H．264/AVC编码器中分数像素的插值算法优化

文中基于H．264/AVC视频编码器的系统芯片设计,对分数像素运动估计(FME)的亮度像素插值算法进行了简化调整;使用JM7．3参考代码模拟了不同分数像素插值算法对编码器性能的影响,通过分析这些插值算法的编码效率和芯片上的实现代价,提出了可以有效节约硬件实现代价的分数像素插值算法。试验结果表明优化后的插值算法可以使分数像素插值结构的硬件实现代价降低30%以上,而平均编码峰值信噪比(PSNR)和压缩率只有很小的损失。

H.264/AVC编码器中6阶插值滤波器的实现

针对H.264/AVC视频编码器的系统芯片设计,提出了6阶1/2像素插值滤波器的4种具体实现结构;并且在相同的约束条件下,使用Synopsys综合工具比较了各自的实现代价,最终给出了6阶1/2像素插值滤波器的优化实现结构。

GSM射频芯片内RC时间常数测量电路的设计

针对集成电路工艺容差所引起的器件偏差,设计了一款RC时间常数测量电路,适用于GSM系统的多相滤波器模块。电路采用可编程电容阵列,可快速调谐,以保证模块稳定。仿真结果表明,采用5位数控方式调谐电容阵列,调谐时间误差不超过三个时钟周期,满足系统要求。

GSM/EDGE射频芯片内数控晶体振荡器的设计

运用等效小信号模型分析石英晶体振荡器,设计实现了一种适用于GSM/EDGE手持式射频收发芯片的数控晶体振荡器(DCXO).该振荡器采用Colpitts结构,利用自动增益负反馈控制电路幅度,并利用数控电容阵列来调整瞬态频率稳定度.电路采用TSMC0.18μm CMOS工艺实现,中心频率为26 MHz.在1.8 V电源电压下的仿真结果显示:数控范围为123×10-6@26 MHz,调节精度为0.0075×10-6/步,启动时间约为1.5 ms,振荡峰峰值约为1.2 V;在偏离中心频率1 kHz和10 kHz处的相位噪声分别为-145.800和-153.032dBc/Hz;整个电路功耗仅为3mW.

基于网络编码的感知无线网多中继机制

多中继感知协作通信技术是无线通信领域中,利用时空分集提升网络吞吐量的热门研究方向。该文首次提出了感知无线网中分布式译码转发后的中继冗余问题,并在理论与仿真上证明了现有传输协议不仅不足以支持多中继感知通信,而且由于其衍生了大量冗余而降低了网络吞吐量。针对该问题,该文提出了在缓存队列中结合随机网络编码的中继机制,从而有效地避免了中继冗余,使得多中继感知的吞吐量接近理想上界,减少缓存空间的占用,仿真结果表明该文提出的机制是一种高效实用的感知中继传输机制。

一种3D IC TSV互连的内建自测试和自修复方法(英文)

提出一种检测和修复有缺陷TSV的内建自测试(BIST)和内建自修复(BISR)的方法。采用BIST电路测试TSV,根据测试结构,采用BISR电路配置TSV映射逻辑,有故障的TSV可被BISR电路采用TSV冗余修复。所提出的设计可减小TSV测试价格,并减少TSV缺陷引起的成品率损失。电路模拟表明,面积代价和时间代价是可接受的。