嵌入式非易失性存储器在SoC物理设计中的应用

嵌入式非易失性存储器以其同时具备数据可更改性及掉电保存性而已被越来越广泛的应用于SoC物理设计。文中结合一款电力网控制芯片R36的实际设计案例,分析了该器件的应用特点,并从用途、性能、容量选择等方面说明了通过非易失性存储器对降低芯片成本、提高速度及可靠性应用方法。

SOC中多片嵌入式SRAM的DFT实现方法

多片嵌入式SRAM的测试一般由存储器内建自测试MBIST设计来完成。为了迎接多片SRAM的测试给DFT设计带来的挑战。文中以一款基于SMIC 0.13um工艺的OSD显示芯片为例,从覆盖率、面积、测试时间、功耗等方面分析了多片SRAM的MBIST设计,提出了一种可实现多片SRAM的快速高效可测试设计实现方法。

非接触式智能卡中DES/3DES协处理器的设计

本文介绍了DES、3DES算法的原理,针对于非接触式智能卡的特殊应用,给出了DES/3DES协处理器硬件设计方案,利用NC_verilog、Design Complier等EDA工具对该协处理器的相关功能及性能进行了验证和评估,并在此基础上对该协处理器进行了面积及功耗等方面的优化。

基于扫描链的DFT模式下的时序收敛

在设计ASIC的同时,必须引入DFT(可测性设计)以解决芯片的测试问题。在不影响功能模式下的时序的前提下,快速处理测试模式下的时序收敛显得越来越重要。本文基于扫描链的DFT模式,分析DFT模式下时序违反的基理,提出采用尽可能少的缓冲器解决时序违反。

基于小波分解和数据融合方法的ECG身份识别

目的研究一种新的基于ECG的身份识别方法。方法选取35位健康人ECG波形的波形特征、小波特征和融合特征作为特征向量,通过相关系数阈值法进行ECG身份识别。结果对35位被试者的另外40段数据进行身份识别验证,基于波形特征、小波特征、融合特征的身份识别正确率分别为82.5%、87.5%、95%。采用小波特征身份识别的正确率优于波形特征的正确率,而采用融合特征识别的正确率优于其他两种特征的正确率。结论实验表明,基于ECG的身份识别技术是可行的,可以和指纹等多种生物特征联合使用开发多导生物识别系统,并且本文所提方法算法简单,实时性好,准确度高。

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

ASIC后端设计中的时钟偏移以及时钟树综合

目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因。介绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的。

0.13μm CMOS宽带大动态范围六阶跨导电容低通滤波器(英文)

提出了一种适用于宽带大动态范围应用的六阶跨导电容低通滤波器。该滤波器为Chebyshev类型,采用开环级联结构来实现。通过一组开关电容阵列来补偿由工艺温度等因素引入的截止频率的偏差。实际测试结果表明,该滤波器的-3dB截止频率可调范围为30～100MHz,在500mVp-p输入信号幅度下,IM3为-48dB。电源电压为3V时,消耗电流25mA,芯片面积为0.5mm2。该滤波器采用TSMC0.13μm CMOS工艺实现。

ASIC物理设计中金属层数对芯片的影响

ASIC芯片物理版图设计的一个重要问题是选用几层金属层。以一款SMIC0.18μmDVBC芯片(BTV2040S03)为例,选用三种不同金属层工艺进行对比。首先设计出三种不同金属层的版图,分析电源电势分布判断其合理性;之后进行布线拥塞率的对比,以分析不同金属层工艺对布线的影响;最后通过最终布线的时序验证和最终流片结果来证实选用金属层设计的可行性。通过上述方法研究集成电路物理设计中,如何选择所使用工艺的金属层数,以达到最大限度节约芯片成本、减小芯片面积和满足布线及时序的目的。

标清数字电视机顶盒图形引擎的设计与实现

介绍了标清数字电视机顶盒图形引擎的一种硬件结构及其实现,重点分析了其中静态图形混合器的实现及其缓冲器的设计。该图形引擎可以为数字电视机顶盒系统、DVD解码系统提供有力的图形处理支持。

从ASIC到FPGA的转换系统时钟设计方案

基于原型验证的需要和FPGA对ASIC市场的取代,越来越多的ASIC设计需要移植到FPGA上来实现。然而,ASIC与FPGA在内部结构上差异很大,尤其是时钟结构,在移植过程中需要特别注意。文中以Xilinx公司的Vitrex-4FPGA为例,对比了ASIC与FPGA的时钟结构,给出了门控时钟、生成时钟和多FPGA时钟同步在设计转换过程中的处理方法。

基于LEON开源微处理器的双核SoC平台构建

针对双核SoC设计开发中使用商用微处理器IP核成本较高的问题,提出了一种基于LEON开源微处理器核的双核SoC平台的构建方案。介绍了LEON开源微处理器软核,通过复用开源的硬件IP软核完成了硬件平台的设计,并基于此双核平台完成了软件设计,实现了JPEG的DSP解码。

0.13μm CMOS 60dB SFDR的8bit 250MS/s模数转换器(英文)

论述了一种高速度低功耗的8位250 MHz采样速度的流水线型模数转换器(ADC)。在高速度采样下为了实现大的有效输入带宽,该模数转换器的前端采用了一个采样保持放大器(THA)。为了实现低功耗,每一级的运放功耗在设计过程中具体优化,并在流水线上逐级递减。在250 MHz采样速度下,测试结果表明,在1.2 V供电电压下,所有模块总功耗为60 mW。在19 MHz的输入频率下,SFDR达到60.1 dB,SNDR为46.6 dB,有效比特数7.45。有效输入带宽大于70 MHz。该ADC采用TSMC 0.13μm CMOS 1P6M工艺实现,芯片面积为800μm×700μm。

降采样FIR滤波器的设计与硬件实现

提出了一种完整的降采样FIR滤波器的设计和硬件实现方法。该方法首先利用matlab工具箱自带的FDAtool设计出降采样FIR滤波器的系数,然后采用横向抽头式结构进行硬件实现。硬件实现时,先利用FIR滤波器系数对称的特点将乘法器的数目减半进行初步优化,然后采用移位相加的硬件结构来取代所有的乘法器,从而使降采样通过在滤波器中加入降采样控制单元来一并完成。

USB设备驱动程序的研究与开发

介绍了USB的系统结构,分析了USB设备驱动程序的结构、主要数据对象以及驱动程序的加载过程,给出了利用DDK开发WDM型USB设备驱动程序的方法及流程。

一种高效时钟树综合实现方法

针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法在SMIC 0.18μm eflash工艺下的一款电力线载波通信芯片中成功流片验证,结果表明分步综合能够在实现传统设计功能的前提下,在完成时序收敛时有效减少不必要的器件插入,从而减小芯片面积,降低整体功耗,有效改善绕线拥塞度。

多路有序优先级和有序环形仲裁器设计

为解决传统仲裁器不能记忆请求顺序的问题,设计多路有序优先级仲裁器和有序环形仲裁器。通过先入先出(FIFO)电路来保存请求的先后顺序,将FIFO电路分别与优先级仲裁器和环形仲裁器组合,从而构成有序仲裁器。实验结果表明,该设计能简化复杂度,提高仲裁器处理请求能力,但延时和面积性能略有下降。

一种新型低功耗UHF RFID标签数字基带

设计了一款符合EPC C1 G2/ISO 18000-6C协议的超高频射频识别标签数字基带处理器。采用新型数字基带结构,并运用门控时钟、异步计数器和多种低频时钟协同工作等多种低功耗设计方法,降低了标签芯片的功耗和面积。在TSMC 0.18μm标准CMOS工艺下流片,数字基带处理器版图面积为0.14mm2,数字部分平均功耗为14μW。

一种带温度和工艺补偿的片上时钟振荡器

基于SMIC0.18μm1P6M的标准CMOS工艺,设计并实现了一种带温度补偿和工艺偏差校准的60MHz片上CMOS时钟振荡器.经仿真和流片测试验证,该结构的时钟振荡器输出频率能很好的稳定在60-61MHz,温度从-25℃变化至75℃时,频率仅变化108.5kHz,在对时钟精度要求不高的应用下,完全可以取代片外的石英晶振,降低成本.

基于Vxworks的Flash文件系统

为了在嵌入式系统上建立通用的Flash文件系统,以Vxworks操作系统为基础,对Flash文件系统的概念以及存储管理方式进行了深入研究,并对商业化产品TrueFFS文件系统的体系结构以及回收和磨损控制算法的可实现性和使用效率等进行了详细分析,针对TrueFFS的磨损控制算法,使用线性预测取平均法证明了该算法有较强的实用性和可行性.