一种低相位噪声锁相环频率合成器的设计

通过MATLAB对锁相环进行系统建模与分析,采用改进型宽摆幅低噪声电荷泵结构,结合2位开关电容阵列技术与RC低通滤波技术,设计了一种低相位噪声锁相环频率合成器。基于SMIC 0.18μm CMOS工艺设计的芯片测试结果表明,该锁相环系统的频率覆盖范围达到1.27~1.82GHz;在中心频率为1.56GHz处的相位噪声为-105.13dBc/Hz@1 MHz,抖动（均方根）为2.2ps。

SoC嵌入式flash存储器的内建自测试设计

深亚微米技术背景下,嵌入式存储器在片上系统芯片(system-on-a-chip,SoC)中占有越来越多的芯片面积,嵌入式存储器的测试正面临诸多新的挑战。本文论述了两种适合SoC芯片中嵌入式flash存储器的内建自测试设计方案。详细讨论了专用硬件方式内建自测试的设计及其实现,并且提出了一种新型的软硬协同方式的内建自测试设计。这种新型的测试方案目标在于结合专用硬件方式内建自测试方案并有效利用SoC芯片上现有的资源,以保证满足测试过程中的功耗限制,同时在测试时间和芯片面积占用及性能之间寻求平衡。最后对两种方案的优缺点进行了分析对比。

一种12位100 MS/s流水线ADC的设计

设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34MHz时,信干噪比(SNDR)为71.58dB,无杂散动态范围(SFDR)为86.32dB,电路整体功耗为220.8mW。

一种L频段高线性度低噪声放大器的设计

对低噪声放大器线性度提高的方法进行分析。基于导数交叠法,使两个晶体管偏置在不同区域,并利用这两个晶体管源端产生的相位差,抵消了3阶项电流。采用TSMC 90nm CMOS工艺,实现了一款L频段高线性度全差分低噪声放大器,测试得到输出3阶交调点达30.6dBm,增益为14.54dB,噪声系数为1.63dB,功耗为45mA@3.3V。

一种高线性度相位插值器

设计并实现了一种高线性度相位插值器。分析了相位插值器的工作原理和传统相位插值器结构,以此为基础,提出了一种具有高线性度的相位插值器电路。该电路采用TSMC 90nm CMOS工艺进行设计,后仿真结果表明本设计的相位插值器具有良好的线性度,整个电路版图面积为(155×368)μm^2,核心电路面积为(63×114)μm^2。在1.2V的电源电压下,相位差值器模块电路的功耗为3.12mW。

一种X频段RF MEMS开关的设计与仿真

设计了一种可用于X频段的射频微机电系统(RF-MEMS)的开关。它通过上电极中心以及两端的螺旋结构提高了等效电感值,减小了谐振频率,从而在较低的频段下实现了较好的隔离度。采用阻抗匹配改善开关结构的射频性能。利用Ansoft HFSS软件仿真分析了开关关键结构参数对电磁性能的影响,包括绝缘介质层厚度k,上电极与下电极之间空气层厚度o、上电极宽度w和上电极间距m,总结了各参数对电磁性能的影响趋势,确定了各参数的最优取值。在整个X频段,开关开态时的插入损耗小于0.83 d B(绝对值,下同);关态时的隔离度大于18.5d B。在中心频率10 GHz的插入损耗为0.57 d B,隔离度为30.65 d B。

一种高线性度非对称单刀双掷开关的设计

介绍了一种用于射频收发系统的16GHz、低损耗、高隔离度、高线性度的非对称型单刀双掷开关。针对串联和并联晶体管尺寸对插入损耗及隔离度的影响、对称型和非对称型两种结构各自的特点,以及选择非对称结构的原因进行了分析。采用90nm CMOS工艺实现,设计中采用深N阱MOS管,并在必要的节点加入交流悬浮偏置,提高开关整体性能。测试表明,Rx模式下,插损为0.77dB,隔离度为22.9dB,输入1dB压缩点为9dBm;Tx模式下,插损为2.14dB,隔离度为20.2dB,输入1dB压缩点大于15dBm。

一种快速瞬态响应的无片外电容LDO

设计了一种快速瞬态响应的无片外电容低压差线性稳压器（LDO）。采用具有摆率增强作用的缓冲级电路,可以在不额外增加静态电流的同时检测输出端电压,在负载瞬间变化时增大功率器件栅极电容的充放电电流。缓冲级电路还引入了简单的负反馈技术,增加了环路的相位裕度。采用SMIC 180nm的CMOS工艺进行设计和仿真。仿真结果表明,当输入电压为1.4-5V时,该LDO的输出电压为1.2V,最大负载电流为300mA;负载电流在1mA和300mA间变化时,最大过冲电压为76.5mV,响应时间仅为1.5μs。

基于90nm CMOS工艺的37GHz分频器

对高速分频器的注入锁定特性进行了研究,并实现了一个基于电流模逻辑的分频器。该分频器采用了电感峰值技术,分频范围可达25~37.3GHz,电源电压为1.2V,功耗为24mW。芯片采用TSMC 90nm CMOS工艺设计制造,并给出了测试结果。

一种瞬态增强无片外电容LDO电路

基于CSMC 0.18μm工艺,设计了一款瞬态增强的无片外电容LDO。设计误差放大器时,采用改进的第2级放大器提高功率管栅端的充放电速度,从而提高瞬态响应。采用嵌套密勒补偿方式来保证LDO的稳定性。仿真结果表明,输入电压为2～4.5V时,LDO的输出电压为1.8V,负载电流在1～300mA之间具有良好的稳定性,响应时间为1.4μs,最大过冲电压为84mV。