6.5 kV,5 A 4H-SiC 功率 DMOSFET器件

报道了在60μm厚、掺杂浓度1.3×10^(15) cm^(-3)的外延层上制备4H-SiC功率DMOSFET器件的研究结果。器件击穿电压大于6.5 kV,导通电流大于5 A,相对于之前的报道结果,器件导通能力提升了25倍。器件采用由55根环组成的,450μm宽的浮空场限环作为器件终端结构。通过1 250°C热氧化工艺和NO退火技术,完成器件栅介质层制备。通过横向MOSFET测试图形,提取器件峰值有效沟道迁移率为23 cm^2/(V·s)。器件有源区面积为0.09 cm^2,在栅极电压20 V、室温下,器件比导通电阻为50 mΩ·cm^2。在漏极电压6.5 kV时,器件漏电流为6.0μA,对应器件漏电流密度为30μA·cm^(-2)。基于此设计结构,通过设计实验,提取了SiC DMOSFET器件中电阻比例组成。

15 kV/10 A SiC功率MOSFET器件设计及制备

报道了在150μm厚、掺杂浓度5.0×10^(14)cm^(-3)的外延层上制备15 kV/10 A超高压SiC功率MOSFET器件的研究结果。对器件原胞结构开展了仿真优化,基于材料结构、JFET区宽度和JFET区注入掺杂等条件优化,有效地提升了器件的导通能力,器件比导通电阻为204 mΩ·cm^(2),击穿电压大于15.7 kV,在漏极电压15 kV时,器件漏电流为10μA,漏电流密度为12μA·cm^(-2)。在工作电压1.7 kV、导通电流10 A条件下,开通时间和关断时间分别为140 ns和84 ns。

6.5 kV,25 A 4H-SiC功率DMOSFET器件

与硅IGBT相比,SiC高压功率DMOSFET器件的导通电阻和开关损耗更低,工作温度更高,在智能电网的应用中具有巨大的应用前景。南京电子器件研究所研制出一款6.5kV25ASiC功率DMOSFET器件。建立了高压SiC DMOSFET仿真模型并开展元胞结构设计,通过采用低界面态密度栅极氧化层制备以及JFET区选择掺杂等先进工艺技术,在60μm厚外延层上制备了6.5 kV SiC DMOSFET,芯片有源区尺寸37 mm^2。该器件击穿电压大于6.9 kV,导通电流大于25 A,峰值有效沟道迁移率为23 cm^2/(V·s),比导通电阻降低到44.3 mΩ·cm^2,缩小了与国际先进水平的差距。