一种抗噪声折叠宽范围低杂散小数分频锁相环

由于电荷泵的电流失配,小数分频锁相环反馈路径上经整形的量化噪声会被折叠回低频偏处,恶化带内相位噪声的性能。文章提出一种自适应的抗噪声折叠技术,根据工作频率产生合适脉宽的电流以线性化环路,在全频带内避免噪声折叠的同时不恶化参考杂散性能;设计基于TSMC 130 nm CMOS工艺,锁相环覆盖的输出频率范围为0.6~2.7 GHz。仿真结果显示:当输出频率为2.0 GHz时,环路功耗为16 mW,积分抖动为1.98 ps,品质因数为-222 dB;在电荷泵中引入8%的失配后,提出的技术改善带内相位噪声达到7 dB。

一种基于变容管偏置的温度补偿LC振荡器

文章介绍一种用于在宽温度范围内产生稳定时钟信号的温度补偿振荡器。该振荡器基于温度对控制电压的影响改变偏置变容管的容值,补偿因温度变化引起的振荡器频率变化,使整个振荡器的温度系数(temperature coefficient,TC)为0。另外,在通过分频产生几十兆赫兹频率的同时,振荡器的相位噪声性能得到进一步优化。该文在SMIC 180 nm CMOS工艺下完成整体电路的设计与仿真。后仿真结果显示,在1.8 V电源下整体功耗为7.12 mW,中心振荡频率2.4002 GHz处的频率漂移可达到8.68×10^(-6)℃^(-1),经过分频后得到的30 MHz信号在10 kHz偏移下的相位噪声大小为-112.923 dBc/Hz。

硅通孔负载全局均衡的3D NoC延迟上界优化方法

针对三维片上网络(3D No C)中硅通孔(TSV)的特殊结构,提出了一种3D No C延迟上界优化方法,通过全局均衡硅通孔负载,降低全局业务流的延迟上界.建立3D No C的网格通信模型,搜索网络中所有业务流的可行路径,提出一种基于度的冲突矩阵,求出目标子流路径的TSV冲突系数,按照路径中TSV冲突系数的大小把目标流流量分配到部分最优路径上.实验结果表明,基于度的冲突矩阵可以有效减少存储空间,将存储复杂度从O(n2)降低到O(n),并且可以清晰直观地表现出业务流在网络中的冲突情况.采用硅通孔负载全局均衡的3D No C延迟上界优化方法,目标业务流的延迟上界得到了显著优化,最大的优化效果可将延迟上界降低58.9%.

一种高能效相位量化ADC的设计

设计了一种基于电荷重分配式逐次逼近的高能效相位量化模数转换器(PH ADC)。针对传统结构中量化电平线性度差导致转换精度低的问题,建立相位映射关系,并采用线性回归曲线技术,提升了比较电平线性度。同时,比较电平数量缩减为传统结构的一半,降低了电路的电容阵列面积、功耗和复杂度。进一步地,引入低功耗的单调开关切换方式和共模电压提升电路,将被加权的比较电平提高至电源电压,避免了设计额外的参考电平产生电路。基于55 nm CMOS工艺的电路仿真结果表明,在全工艺角条件下,有效位数达5.6位以上,FOM值达24.38 fJ/conv。

TIADC中采样时间失配误差的反馈式校准技术

文章针对时间交织模数转换器(time-interleaved analog-to-digital converter,TIADC)通道间采样时间失配误差的校准,提出了基于最小均方(least mean square,LMS)自适应迭代提取采样时间误差的通用方法,并据此设计了一种基于互相关原理的反馈式校准结构,该结构可实现过奈奎斯特频域的宽带宽单频输入信号的校准,且适用于任意通道数;建立了一个1 GS/s的12-bit TIADC模型以仿真验证,当输入信号归一化频率fin/fs=0.474时,校准后的有效位数(effective number of bits,ENOB)从4.64 bits提高到11.96 bits。该文对于此类反馈式全数字后台校准技术的实现具有借鉴意义。

一种新型的级联Sigma-Delta调制器的建模设计

文章提出了一种新型的级联Sigma-Delta调制器。传统的级联Sigma-Delta调制器需要数字逻辑部分来抵消第1级的量化噪声,数字部分与模拟电路之间的不完全匹配将造成误差泄露。为此,有学者提出了Sturdy-MASH(SMASH)Sigma-Delta调制器以及DNC-SMASH Sigma-Delta调制器来解决误差泄露问题。该文基于上述方法对二阶Sigma-Delta调制器进行了改进,提出了一种新型的两级级联结构,使二阶调制器和额外的一位量化器级联,以此提高调制器的噪声整形。文中分析了非理想因素包括积分器中运放的有限直流增益对信噪比的影响。采用Matlab Simulink对该调制器进行建模仿真,结果表明,在过采样率为256、输入信号带宽为20 kHz时,调制器的信噪比达到114.4 dB,精度高达18.16位。

基于神经网络的数字校准技术综述

随着集成电路工艺的发展以及晶体管尺寸的不断减小,ADC转换率变得更快、功耗更低,但器件的失配误差随之变得更大,从而影响精度,因此引入校准电路已成必然趋势。文章首先介绍了几种ADC的常见误差及其校准方法,然后介绍了神经网络的工作原理,并总结了几种主要的基于神经网络的数字校准方法,分析了不同方法的优势和劣势。最后,针对14位流水线ADC,给出了神经网络校准算法的系统级仿真验证结果。经校准后,有效位数(ENOB)从10位提升到12.5位,无杂散动态范围(SFDR)从80 dB提升到100 dB。

适用于宽带宽输入的TIADC时间误差校准算法

文章设计了一种适用于宽带宽输入的时间交织模数转换器(time-interleaved analog-to-digital converters,TIADC)时间失配误差校准算法。从通道间的相乘互相关原理展开分析,引入误差符号判别模块实现任意输入带宽的TIADC时间失配误差提取。误差补偿模块采用一种改进的基于泰勒级数展开的误差校准方法,进一步减小硬件实现规模。误差提取与误差补偿模块组成闭环自适应结构,能够实时进行宽带宽输入的TIADC时间失配误差校准。利用一个4通道12位的TIADC进行验证,假设通道间存在3%T_(s)(T_(s)为采样时间)以内的时间失配误差,当输入归一化频率f_(in)/f_(s)(f_(in)为输入频率,f_(s)为采样频率)分别为0.406、0.813、1.321时,校准后系统的信噪比提高了43 dB以上,有效位数(effective number of bits,ENOB)提高到11.82 bit以上。仿真结果证明了该方案的有效性。

一种指令级动态可重构浮点处理器设计

针对高性能计算中非规则寻址模式任务的加速需求,文章设计了一种指令级动态可重构浮点处理器(dynamically reconfigurable floating-point processor, DRFP),区别于传统的可重构处理器,引入一种基于融合指令的实现方式,使得该处理器兼具动态重构和乱序执行能力。该处理器作为主要计算核心集成于一款异构多核系统芯片,并在Xilinx Ultrascale系列xcvu440的FPGA芯片上进行了原型验证,系统可以稳定工作在120 MHz。实验结果表明,该处理器在兼顾高性能的同时相较于已有工作能更好地适应非规则运算,且性能提高近3倍。

64位双精度矩阵分解的优化和硬件实现

矩阵分解是线性代数中最重要的运算之一,广泛应用于现代通讯和控制。文章提出一种针对浮点矩阵的GR-QR(Givens rotation QR)分解一维线性结构,利用GR-QR分解运算过程中的并行特点,提高运算资源利用率,实现任意阶浮点矩阵分解,并设计实现了基于此结构的矩阵分解电路,该电路支持2-32阶双精度浮点矩阵的直接分解。在TSMC28 nm工艺,QR分解器的工作主频为700 MHz,面积为2 mm^(2),计算精度达到10^(-15),性能是1.6 GHz RTX2070的95倍。