SoC设计的过程模型的研究

为了有效缓解SoC设计中设计周期和设计规模之间的矛盾,需要引入一种科学的思维方法。使用完整的工程学原则指导SoC的设计是问题解决的根本途径。文章充分借鉴成熟的软件工程研究思想,在对基于IP重用设计方法学研究基础上,对基于重用的SoC设计过程进行了建模,提出了一个新的工程过程模型———CPD模型,该模型的提出为SoC设计领域内各种无序的活动有序化做了尝试和努力。

层次化架构嵌入式多核处理器原型设计及其编程研究

VLSI技术进步和应用驱动使多核技术成为主流的微处理器设计技术。多核处理器作为一种时空域器件,应把超级计算机作为多核处理器的设计参考系,其主流架构将最终收敛到"小核、大阵列、层次化"上。文章利用Xilinx Virtex5-330TFPGA器件,设计实现了一款集成16个处理核的具备层次化架构特征的嵌入式多核处理器原型芯片,工作频率为90 MHz。多核处理器利用层次化的体系架构、灵活的片上互连、多种同步机制以及合理的并行程序模型,成功加载了实时视频淡入淡出(fade-in-fade-out)混叠应用(320×240,30帧/s)。基于该多核处理器架构,研究比较了粗粒度和细粒度2种并行编程模型。细粒度模型的多核同步操作稍复杂,但很好地掩盖了应用的串行操作时间,对视频淡入淡出混叠应用的加速比可达6.97。

一种通用的视频/图像混合器设计研究

显示输出融合在高端智能综合仪器仪表中具有广泛的应用,本文设计了一款通用的多路视频/图像混合器。最多支持四路不同分辨率率、不同类型的视频/图像。包括从VGA到UXGA动态视频、采用轨迹刷新模式的彩色或单色图形视频,也可以是准静态的窗口图像。介绍了该设计的功能定义思路,体系结构,并基于该设计完成了一个测试装置的显示输出系统的设计。讨论了其中的三个关键模块设计方法。包括:1)视频混合模块数据通道设计;2)一个改进的低成本、高质量的视频流缩放器,用于支持对输入视频或输出视频进行分辨率调整;3)一种新颖的外设配置数据加载器,可以替代MCU对外设进行配置载入,降低系统成本。

多核SoC可扩展性设计技术研究

近年来,使用多核SoC代替传统的单处理器系统,在提高系统并行性方面显示出了巨大的优势。本文在已有层次化总线结构MPSoC的基础上,研究多核SoC原型芯片可扩展性设计问题。在RTL级设计了上述平台,并用FPGA进行原型验证,以流水矩阵乘法为例研究其在不同工作负载下的加速比变化。实验结果表明,在6个处理器的情形下,循环次数为6次时加速比仅为4.10;随着循环次数增多,加速比可达5.48。研究表明多核层次化总线原型芯片的性能提升百分比以及面积增加百分比与处理器数目成正比。可以通过增加处理器的数目来提升MPSoC原型芯片的性能。

8核NoC原型芯片设计与应用性能评估

片上网络(Network On Chip,NoC)是最具潜力的下一代片上互连技术。但NoC架构的引入也带来了芯片设计复杂度的大幅提高,从而使得传统仿真方式会消耗过多的时间。提出了一种有效的基于FPGA器件的多核系统原型设计与性能评估方法。实现了一款集成了8个处理核的NoC架构下的多处理核系统原型,并通过两种实际应用对系统性能进行评估和探索。实验结果表明,该原型在矩阵乘法应用和JPEG图片解码应用中加速比最高分别可达到7.53和2.75。而相对于层次化总线架构,NoC架构的通信性能可提高5%～40%。

应用于AMOLED源极驱动的高精度DAC设计

针对OLED显示面板更高分辨率、更高精度的需求,本文提出了一种应用于高分辨率AMOLED源极驱动的高精度10bit DAC结构。设计的DAC由6bit的GAMMA校正电阻串DAC及4bit的基于尾电流源插值的输出缓冲器级联构成,达到高精度的同时占用较小的芯片面积。为进一步提高AMOLED驱动的灰阶电压精度,增加了一个DAC斜率可编程单元对线性DAC输出曲线进行进一步调节,以更好地拟合AMOLED显示屏所需的灰阶-电压曲线,此外,输出缓冲器采用尾电流源插值的方法来实现高精度的第二级DAC。在UMC 80nm CMOS工艺下,仿真结果表明设计的DAC的最大INL和DNL分别为0.47LSB、0.24LSB。在10kΩ电阻及30pF电容负载下,DAC电压从最低灰阶到最高灰阶的建立时间为3.38μs。驱动电路可以快速、精确地将图像数据转换为建立在像素电路上的电压,满足分辨率为1080×2 160驱动芯片的应用需求。

测试自动化在MCU设计中的应用

文章以参照测试为理论基础、以 MCU设计为实例，阐述了在使用 Verilog HDL进行 MCU设计过程中如何利用高级语言 C描述的 MCU模型参与测试自动化的方法。

一种应用于AMOLED的宽电压摆幅高精度伽马校正电路设计

针对AMOLED显示驱动芯片对高精度、低功耗的应用需求,设计了一种宽电压摆幅、高精度、具有温度补偿功能的伽马校正电路。电路通过幅值调节和斜率调节,并微调关键点,从而改变DAC输出曲线,更好地拟合灰阶-电压曲线实现高精度。通过使用轨到轨输入级及基于亚阈值跨导恒定设计的输出缓冲器电路保证了宽输入电压范围,采用Cascode Miller补偿结构以降低补偿电容大小,提高稳定性和响应速度。电路使用了温度补偿结构以平衡温度变化对灰阶电压带来的影响。仿真结果表明在UMC 80 nm的工艺下,在输入电压为0.2~6.3 V的范围内,设计的伽马校正电路的响应时间在20μs,电路输出电压的误差在3 mV以内。性能基本不受温度影响,满足了分辨率为1080×2160的AMOLED驱动芯片的设计需求。

应用于AMOLED源极驱动的具有DAC功能的输出缓冲器设计

针对AMOLED驱动芯片小面积、高精度、低功耗的需求,设计了一种具有DAC功能的高性能输出缓冲器。该缓冲器采用轨对轨的输入级和Class AB输出级以适应大的输入输出电压范围,采用Cascode Miller补偿以减小补偿电容大小,其尾电流源可编程以实现4 bit DAC功能插值,节约了整体功耗和芯片面积。在UMC80 nm CMOS工艺下,仿真结果表明,在0.2~6.3 V的输入电压范围内,缓冲器直流增益大于70 dB,相位裕度大于60°,静态电流最小可至0.5μA,建立时间低至1.49μs;典型中压3.3 V的情况下,直流增益可达129 dB,相位裕度为75°,增益带宽为9.4 MHz,静态电流为1.3μA;对60 mV输入电压进行4 bit插值后,输出误差小于0.255 mV。设计的缓冲器精度高、建立时间快且功耗低,输出缓冲器实现了第二级DAC的作用,满足了AMOLED源极驱动的应用需求。

使用排队论模型对FIFO深度的研究

长期以来FIFO研究偏重于降低单元间传输延时,所建立的模型不能满足对其它参数研究的要求。特别是FIFO深度,一般依靠设计者经验给出,尚未有理论上的解决方案。当可重构技术应用日趋成熟,可重构系统芯片功能可由应用工程师最终确定时,FIFO深度选取问题更加突出。针对上述问题,本文提出了一种基于排队论的新型FIFO模型,使用该模型探讨了FIFO深度问题,阐述了FIFO深度的理论含义,并给出了FIFO深度理论计算公式。

可配置非幂方分频器的全新设计方法

本文采用基于计数空间完全划分和周期插入控制计数过程方法设计了非幂方分频器 ,采用这种全新思路设计的非幂方分频器分频范围很宽 ,分频输出对后续分频支持好 ,非常适用于通讯接口中的波特率时钟设计 .此外 ,这种设计思路对系统定时电路和节拍控制电路设计也有一定的借鉴意义 .

8位RISC微控制器IP软核的设计

文章以HGD08R01为例介绍了8位RISC微控制器IP软核的设计，讲述了采用Verilog HDL高层描述自上而下进行IP软核设计的方法及其仿真验证，并对HGD08R01的体系结构及其读/写时序进行了分析。

基于通讯的NoC设计

近年来,一种全新的集成电路体系结构——NetworkonChip(NoC)已经成为微电子学科研究的热点问题之一,其核心思想是将计算机网络技术移植到芯片设计中来,从体系结构上彻底解决片上通讯的瓶颈问题。文章提出了一种基于通讯的NoC设计方法,通过监控和协调NoC的网络通讯来获得更好的性能,并总结了实现该设计方法所必须研究的关键技术。

基于异构多核可编程系统的大点FFT卷积设计与实现

如今FFT卷积广泛应用于数字信号处理,并且过去几年证实了异构多核可编程系统(HMPS)的发展。另外,HMPS已经成为DSP领域的主流趋势。因此,研究基于HMPS大点FFT卷积的高效地实现显得非常重要。基于重叠相加FFT卷积方法,设计一款针对输入数据流的高效流水重叠相加滤波器。介绍了基于HMPS的大点FFT卷积实现,获得了高精度的滤波效果。此外,采用流水技术的滤波器设计,提高系统处理速度、数据吞吐率和任务并行度。基于Xilinx XC7V2000T FPGA开发板上的实验表明,参与运算的采样点越大,系统的任务并行度、处理速度和数据吞吐率就会越高。当采样点达到1M时,系统的平均任务平行度达到了5.33,消耗了2.745×10~6个系统时钟周期数,并且绝对误差精度达到10^(-4)。

NoC:下一代集成电路主流设计技术

从SoC的定义出发,依据“PC参考系准则”、“十年变革规律”、“半导体技术发展规律”等基本规律,提出并论证了“NoC是下一代集成电路主流设计技术”的观点,概括了NoC基础理论体系的主要研究领域;简要分析了集成电路NoC体系结构领域可能的关键技术。NoC技术从体系结构上彻底解决了SoC的总线结构所固有的三大问题:由于地址空间有限而引起的扩展性问题,由于分时通讯而引起的通讯效率问题,以及由于全局同步而引起的功耗和面积问题。

过采样技术CDR分析及应用

在串行数据通信领域中,过采样法CDR是一种便于单芯片集成、具有快速同步特点的低成本数字技术.文中经过理论分析给出了一个基于过采样技术的时钟数据恢复电路(CDR)设计.该设计采用4倍过采样技术并使用多数判决规则从输入数据位流中提取时钟和恢复数据.实验结果表明在至少1/4位宽抖动容差范围内,传输系统满足面向USB应用的差错率设计要求.

基于资源共享的ALU设计

文章结合ALU设计,提出了基于等价变换的资源共享设计方法。在分析了ALU功能的基础上,给出了一个资源共享型ALU设计实例。与基于指令功能设计方法相比,资源共享设计方法在节省资源方面有独到的优势。该设计方法不仅适用于基于HDL描述的现代设计方法,而且也适用于传统的原理图设计方法。

应用于高速高精度流水线ADC中的差分参考源

在流水线ADC中,参考电压源的波动将会影响其转换精度,针对流水线ADC中MDAC(multiplying D/A converter)和subADC对参考源精度的不同要求,设计了一种改进的差分参考源产生及其缓冲电路,分别给MDAC和subADC提供参考源并分别设计输出缓冲器,减小MDAC和subADC参考源间的相互影响。设计可编程偏置电路,可根据实际工作时钟频率灵活控制电流大小,并设计电荷泵升压模块和无源滤波器模块,保证低压下电路能顺利获得高精度的接近电源电压的参考源电平。Spectre后仿真结果表明,参考源最小功耗15 mW,此时建立时间5.842 ns;最大功耗58 mW,此时建立时间1.036 ns,可以满足14位最高时钟频率分别为80MSPS和450MSPS流水线ADC的要求。

硬件木马技术研究进展

通常存在于应用软件、操作系统中的信息安全问题正在向硬件蔓延。硬件木马是集成电路芯片从研发设计、生产制造到封装测试的整个生命周期内被植入的恶意电路,一经诱发,将带来各种非预期的行为,造成重大危害。当前,SoC芯片大量复用IP核,意味着将有更多环节招致攻击;日益增长的芯片规模又使得硬件木马的检测变得更难、成本更高。因此,硬件木马的相关技术研究成为硬件安全领域的热点。介绍了硬件木马的概念、结构、植入途径和分类,对硬件木马的设计、检测和防御技术进行了分析、总结和发展趋势预测,着重分析了检测技术。

32×32高速乘法器的设计与实现

设计并实现了一种32×32高速乘法器.本设计通过改进的基4Booth编码产生部分积,用一种改进的Wallace树结构压缩部分积,同时采用一种防止符号扩展的技术有效地减小了压缩结构的面积.整个设计采用Ver-ilog HDL进行了结构级描述,用SIMC0.18μm标准单元库进行逻辑综合.时间延迟为4.34ns,系统时钟频率可达230MHz.