高性能累积乘法单元的设计

叙述了 32× 32位符号数 无符号数累积乘法单元的设计。该累积乘法单元可实现 32× 32位、 32× 16位和 16× 16位符号数 无符号数相乘 ,分别需要 2个、 1个、 1个时钟周期。由于乘法器的设计中采用了修正的布斯 (booth)算法、符号数 无符号数处理机制、符号扩展处理电路以及特殊的部分积累加模块 ,所以乘法器的速度得到很大的提高 ,仅仅相当于

基于RLS算法的DPSK解调方法

本文研究了一种基于自适应算法的解调差分相移键控(DPSK)信号的方法。采用常用的递归最小二乘法(RLS)自适应算法,研究了自适应解调方法对DPSK信号的解调及其性能。计算机模拟结果表明,基于这种算法的自适应DPSK解调完全可行且性能优越,而且便于用数字信号处理技术实现,期望该设想能起到一定的作用。