基于FPGA的网络延时模拟器设计

本文针对在实验室范围内进行网络测量的需要,设计了以FPGA为核心的网络延时模拟器。介绍了网络延时模拟器的硬件电路的设计以及FPGA内主要模块：以太网接口、SDRAM时分复用、延时控制器的设计。给出了一种对多路以太网数据分时进行处理的方法,实现的网络延时模拟器能够完成数据0~200ms的延时处理,在实验室中已经应用于TCP/IP网络的测量与评估研究。