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一种低功耗SoC芯片的综合BIST方案
被引量:
5
1
作者
方祥圣
梁华国
曹先霞
《计算机工程》
EI
CAS
CSCD
北大核心
2006年第15期245-246,249,共3页
提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗。测试实验表明...
提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗。测试实验表明,该方案既能减少测试应用时间,又能够有效地降低芯片测试功耗,平均输入跳变仅为类似方案的2.7%。
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关键词
SOC芯片
内建自测试
低功耗
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职称材料
题名
一种低功耗SoC芯片的综合BIST方案
被引量:
5
1
作者
方祥圣
梁华国
曹先霞
机构
安徽
经济管理学院计算机系
合肥工业大学计算机与信息学院
安徽省公路局培训中心
出处
《计算机工程》
EI
CAS
CSCD
北大核心
2006年第15期245-246,249,共3页
基金
国家自然科学基金资助项目(90407008)
教育部留学回国人员科研基金资助项目(2004.527)
安徽省自然科学基金资助项目(050420103)
文摘
提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗。测试实验表明,该方案既能减少测试应用时间,又能够有效地降低芯片测试功耗,平均输入跳变仅为类似方案的2.7%。
关键词
SOC芯片
内建自测试
低功耗
Keywords
SoC chip
BIST
Low-power
分类号
TP391 [自动化与计算机技术—计算机应用技术]
下载PDF
职称材料
题名
作者
出处
发文年
被引量
操作
1
一种低功耗SoC芯片的综合BIST方案
方祥圣
梁华国
曹先霞
《计算机工程》
EI
CAS
CSCD
北大核心
2006
5
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