一种低功耗SoC芯片的综合BIST方案

提出了一种低功耗的综合BIST方案。该方案是采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低芯片的测试功耗。测试实验表明,该方案既能减少测试应用时间,又能够有效地降低芯片测试功耗,平均输入跳变仅为类似方案的2.7%。