高密度高可靠CQFN封装设计

文中阐述了高速、高性能集成电路所需高密度、高可靠的表面贴装型陶瓷封装,讨论了多层高温共烧陶瓷工艺如何设计与塑料封装QFN完全兼容。结合0.50 mm节距CQFN72外壳设计,就如何解决CQFN封装的散热、高频电性能、薄型封装的气密性和结构强度,以及封装电路的二次组装中助焊剂清洗不彻底、焊接层/焊点有空洞和桥连短路、焊点难检查和返工困难等问题进行了论述,为高密度、高性能、高可靠封装提供了新的封装结构和技术途径。

合金焊料盖板选择与质量控制

在平行缝焊、储能焊、玻璃熔封、激光焊、合金焊料熔封等密封工艺中,合金焊料密封是高可靠密封的优选工艺。文章针对合金焊料密封工艺中常遇到的密封强度、密封内部气氛、焊缝及盖板耐腐蚀、薄形封装易短路等问题,介绍了通过合金焊料盖板的选择,从而控制密封强度、密封内部气氛、耐蚀性能和电性能等的质量。

数字隔离器用陶瓷外壳的隔离电压测试

数字隔离器提供许多电路正确工作所必需的信号隔离和电平转换，同时也要求数字隔离器防止用户使用中受到电击，保证基本人身安全。数字隔离器所用陶瓷外壳不宜采用GJBl420B-2011半导体集成电路外壳通用规范中的绝缘电阻：50％RH、500VDC施压持续时间2min、漏电流b≤50nA来控制，而应满足安全法规。分析在设备安全、元件认证等标准的基础上，实际测试记录了陶瓷外壳的各类击穿模式，对比了外壳击穿前后绝缘电阻的变化，并用于陶瓷外壳制造及封装工艺的设计和优化，实现了1．27mm节距CSOP16陶瓷外壳≥3500Vrms@50Hz、1min的电气安全标准要求，建立了陶瓷外壳隔离电压测试基本规范。

Ni-Co合金+Au镀覆陶瓷外壳的引线键合可靠性研究

为了提高陶瓷外壳镀层耐高温变色、耐腐蚀以及长期贮存的能力,带金属零件的陶瓷外壳需采用Co含量在20%~40%的Ni-Co+Au镀覆结构,镀层经退火处理。研究分析了Ni+Au镀覆和NiCo+Au镀覆结构对铝丝楔焊和金丝球焊可靠性的影响,通过常温、300℃高温贮存1 h、300℃高温贮存24 h后引线键合强度变化、键合面的元素面分布进行量化比较。试验表明Ni+Au和Ni-Co+Au镀覆结构对引线键合强度和可靠性无明显影响;两种镀覆结构的外壳在键合时,键合工艺参数也不需要进行较大的调整;铝丝在Ni-Co+Au镀覆结构与Ni+Au镀覆结构上键合,在键合界面均会生成金铝金属间化合物,但只要金层厚度受控,均不会产生"Kirkendall"失效,相对来讲Ni-Co+Au镀覆结构的缺陷密度较低,生成金铝金属间化合物进程会慢些。

高温共烧陶瓷外壳金属化层粘附强度测试方法及其优化

陶瓷外壳、基板、绝缘子等的表面金属化层的粘附强度测试方法有多个标准,且这些标准并不等同,如何正确使用标准并没有明确规定或说明。分析了高温共烧陶瓷外壳金属化层在典型应用情况下的作用,及其与测试方法的关系,提出了高温共烧陶瓷外壳金属化层测试方法、测试注意事项,并做了验证试验,优化的测试方法可更准确地对陶瓷上金属化层粘附强度进行评测。

多层陶瓷外壳电镀层起泡的成因和解决措施探讨

本文对多层陶瓷外壳电镀层起泡的成因进行了探讨和分析。在实际工作的基础上,提出了解决起泡应采取的措施。

多层陶瓷外壳的失效分析和可靠性设计

文章对多层陶瓷外壳的失效模式,包括陶瓷底座断裂失效、绝缘电阻失效、断路和短路失效、外引线和无引线外壳引出端焊盘与外电路连接失效、电镀层锈蚀失效、密封失效、键合和芯片剪切失效和使用不当造成失效等进行讨论,并对这些失效的失效机理进行了分析,根据以上的失效模式及其失效机理分析,对多层陶瓷外壳的可靠性设计进行了探讨。

多层陶瓷外壳设计与使用中的几个问题

本文叙述了多层陶瓷外壳的基本工艺和设计,主要原材料的选用以及在科研和生产过程中的一些问题。

集成电路封装用低温低介陶瓷材料的研制

简要地叙述了国家八五攻关项目“85-705”中“低温低介电常数陶瓷材料”

我国多层陶瓷外壳的现状及发展的建议

介绍了多层陶瓷外壳的现状及所存在的问题,并针对我国多层陶瓷外壳行业的发展情况提出了一些建议。

一种半导体探测器气密性封装结构和工艺优化

结构和工艺设计优化已经成为封装必不可少的步骤。随着探测器封装尺寸越来越小以及可靠性要求的不断提高,气密性封装结构向表面贴装、超薄型、芯片与封装体面积比更高的方向转变,封装结构和封装工艺的设计成为可靠性、成品率和成本的关键。骑跨式贴片半导体辐射探测器陶瓷封装中,存在芯片粘接衬底、密封环、引脚与HTCC陶瓷件钎焊处有Ag72Cu28焊料堆积、爬行的现象,以及芯片的Au80Sn20焊接层存在空洞大而又无法通过X射线照相或芯片粘接的超声检测来筛选剔除不合格的问题,分析原因并通过优化封装结构、改进封装工艺等解决封装的质量和可靠性。实际生产结果表明,结构优化、工艺改进有效地简化了外壳结构,减少了制造工序步骤,并提高了芯片烧结质量和成品率,降低了封装成本。