射频与超高速集成电路MPW计划

一、引言过去的40年是集成电路迅猛发展的40年,从国防到通信,从工业智能到信息家电,从多媒体到网络,其应用领域已无所不在。而中国作为集成电路的巨大市场,由于缺乏先进的工艺和一流的集成电路设计人才。

光纤通信与射频通信集成电路工艺技术

一、引言在社会信息产业迅猛发展和高新技术不断出现的今天,通信系统与集成电路已经成为相互依赖、密不可分的整体。我国集成电路长期以来由于种种原因落后于国外,通信系统中的关键集成电路大多依赖进口,这不仅极大地威胁着我国信息网络的安全,

基于光纤通信可编程复接集成电路研究

本文提出了一种可编程复接方法和结构 ,通过对编程端的设置可得到 2∶1、3∶1、4∶1及 5∶1的复接模式 .该方法鲁棒性强、应用范围广 ,其组合可实现除包含大于 6的质数之外所有路数的复接 ,解决了光纤通信系统中不同复接模式对应不同复接结构的问题 .通过理论推导 ,本文着重分析了器件延时和时钟相位对芯片工作的影响 ,并指出了解决途径 .基于本方法和结构的全定制单片集成电路采用 0 35 μmCMOS工艺制造 ,芯片面积为 2 4 19mm2 ,实现了串行输出最高数据速率为 1 6 2Gbps的 10∶1复接 .在 1 2 5Gbps标准速率 ,工作电压 3 3V ,负载为 5 0Ω的条件下 ,功耗仅为174 84mW ,输出电压峰 峰值可达到 2 4 2V ,占空比为 4 9% ,抖动为 35psrms.测试结果表明芯片在复接性能、速度、功耗和面积优化方面的先进性 ,可满足不同吉比特率通信系统的要求 。

千兆以太网物理层时钟产生/倍频单片集成电路设计

给出了一个基于TSMC 0 1 8μmCMOS工艺设计的千兆以太网物理层时钟产生 /倍频单片集成电路 .芯片采用电荷泵结构的锁相环实现 ,包括环形压控振荡器、分频器、鉴频鉴相器、电荷泵和环路滤波器等模块 ,总面积为 1 1mm× 0 8mm .采用 1 8V单电源供电 ,测得在负载为 5 0Ω时电路的输出功率大于 5dBm .芯片在PCB板上键合实现锁相环路的闭环测试 ,测得锁定范围为1 30MHz;当环路锁定在 1GHz时 ,振荡器输出信号的占空比为 5 0 4% ,rms抖动为 5 4ps,单边带相位噪声为 - 1 2 4dBc/Hz @1 0MHz .该电路适当调整可应用于千兆以太网IEEE80 2 3规范1 0 0 0BASE X的物理层发信机设计 .

千兆以太网同步检测集成电路设计

采用两级分接电路结构 ,并将同步码字检测电路置于其间 ,设计了千兆以太网同步检测集成电路 .实现 1 .2 5Gb s速率的千兆以太网数据由 1路到 1 0路的串并转换以及同步码字的检测 .分析了RC网络效应对超高速集成电路中互连线的影响 ,基于TSMC 0 .35 μmCMOS工艺建立电路模型 .使用Smartspice工具在不同温度 ( 0～ 70℃ )、电源电压 ( 3.1 5～ 3.45V)及输入信号等条件下进行仿真 .结合版图参数提取后仿真的比较 ,证明了该设计在减小规模 ,简化结构和加快仿真流程方面的有效性 .

155 Mbit/s和622 Mbit/s速率0.6μm CMOS工艺光纤用户网专用集成电路的部分核心芯片

采用国内的CSMC HJ 0 .6 μmCMOS工艺实现了 15 5Mb/s和 6 2 2Mb/s速率的光纤用户网专用集成电路的部分核心芯片。芯片测试结果表明 ,激光二极管驱动电路(LDD) ,前置放大器 (Pre Amp)和限幅放大器 (LA)集成电路达到了世界同类集成电路的水平。

1.25 Gbps并串转换CMOS集成电路

分析了由超高速易重用单元构造的树型和串行组合结构 ,实现了在输入半速率时钟条件下 1 0路到1路吉比特率并串转换。通过理论推导着重讨论了器件延时和时钟畸变对并串转换的影响 ,指出了解决途径。芯片基于 0 .3 5μm CMOS工艺 ,采用全定制设计 ,芯片面积为 2 4.1 9mm2 。串行数据输出的最高工作速率达到 1 .62 Gbps,可满足不同吉比特率通信系统的要求。在 1 .2 5 Gbps标准速率 ,工作电压 3 .3 V,负载为 5 0 Ω的条件下 ,功耗为 1 74.84m W,输出电压峰 -峰值可达到 2 .42 V,占空比为 49% ,抖动为 3 5 ps rms。测试结果和模拟结果一致 ,表明所设计的电路结构在性能、速度、功耗和面积优化方面的先进性。文中设计的芯片具有广泛应用和产业化前景。

2.5Gb/s单片时钟恢复数据判决与1∶4分接集成电路的设计(英文)

用0.25μmCMOS工艺实现一个复杂的高集成度的2.5Gb/s单片时钟数据恢复与1∶4分接集成电路.对应于2.5Gb/s的PRBS数据(231-1),恢复并分频后的625MHz时钟的相位噪声为-106.26dBc/Hz@100kHz,同时2.5Gb/s的PRBS数据分接出4路625Mb/s数据.芯片面积仅为0.97mm×0.97mm,电源电压3.3V时核心功耗为550mW.

6～18GHz四位数控移相器单片集成电路的设计

设计了6～18GHz频带4bitGaAs数字移相器,着重介绍宽带移相单元的设计。该移相器通过ED02AH0.2μm PHEMT工艺实现。最终的单片数字移相器性能如下:在6～18GHz范围内,11.25°移相单元的移相波动小于±2°;22.5°移相单元的移相波动小于±2.5°;45°的移相波动为小于±5°;90°移相单元的移相波动小于±5°。所有状态的移相平坦度小于20°,移相均方差<7°,插入损耗<13dB,两端口所有态的回波损耗<-10dB(典型值)。

单通道神经信号再生集成电路(英文)

将利用分立器件设计的4通道神经信号再生电子系统成功地应用于大鼠和家兔的活体动物实验,再生了它们的神经信号.采用相同的原理,用CSMC0.6μmCMOS工艺设计实现了单通道神经信号再生集成电路.电路由增益可调的神经信号探测电路、缓冲器和神经功能电激励电路构成.电路采用±2.5V双电源电压供电.芯片尺寸为1.42mm×1.34mm.在片测试电路的静态功耗小于10mW,输出电阻为118mΩ,3dB带宽大于30kHz,增益在50～90dB可调.电路芯片与卡肤电极、针状双体电极一起,用于大鼠的神经信号再生的活体动物实验,成功地再生了大鼠的坐骨神经和脊髓神经信号.

国外集成电路设计人才培养和环境建设国家与地区计划简介

当前 ,国家正在采取积极措施 ,大力发展我国集成电路产业。高校 ,作为人才的摇篮 ,也在积极行动 ,努力建设和改善集成电路设计环境 ,加大人才培养力度。由于国家教育科研经费有限 ,如何找到一条适合我国国情的人才培养道路 ,避免重复和无序建设 ,避免时间和资金的浪费 ,达到最大程度的资源共享 ,是值得各高校共同探讨的问题。境外 2 0多个国家和地区过去 2 0年内在集成电路设计人才培养和芯片制造、测试的环境建设方面已经实施了多种计划 ,进行了长期实践 ,不少计划已经取得了成功的经验。本文在多方面调查研究的基础上 ,对这些计划、实践和成功的经验进行了整理 ,献给有关方面的领导、专家和同行 ,希望对我国集成电路设计人才培养。

立足国内开发光纤用户网专用集成电路芯片

本文介绍东南大学射频与光电集成电路研究所完全利用国内资源,开发拥有自主知识产权的光纤用户网专用集成电路芯片,产、学、研相结合的初步实践。

2·5 Gbit/s 0·35μm CMOS光纤通信用收发全集成电路(英文)

采用0.35μm CMOS工艺设计2.5 Gbit/s速率光纤通信用收发全集成电路.发射部分包括复接和激光驱动电路, 完成4路622 Mbit/s随机信号输入、1路2.5 Gbit/s驱动信号输出的功能; 接收部分完成1路2.5 Gbit/s微弱随机信号输入、 4路622 Mbit/s分接输出功能.主要电路包括前置放大、限幅放大、时钟恢复、数据判决和1: 4分接. 测试结果显示, 2.5 Gbit/s光纤通信用发射芯片逻辑功能正确, 激光驱动器输出数据眼图10%～90%上升、下降沿时间分别为211.1 ps和200 ps; 2.5 Gbit/s光纤通信用接收芯片接收灵敏度优于20 mV, 恢复出的数据和时钟分别经过1: 4数据分接和1: 4时钟分频后, 相位抖动的均方根值分别为15.6 ps和1.9 ps. 两芯片均适用于2.5 Gbit/s速率光纤通信系统.

10Gbit/s0.18μmCMOS1∶4分接集成电路

研究了万兆以太网接收芯片结构 ,并在此基础上设计、流片和测试了高速 1∶4分接芯片 ,采用 0 .1 8μmCMOS工艺设计的1∶4分接电路 ,实现了满足 1 0GBASE R的 1 0 .31 2 5Gbit/s数据的 1∶4串 /并转换 ,芯片面积 1 1 0 0 μm× 80 0 μm ,在输入单端摆幅为 80 0mV ,输出负载 5 0Ω条件下 ,输出2 .5 78Gbit/s数据信号电压峰峰值为 2 2 8mV ,抖动为 4psRMS ,眼图的占空比为 5 5 .9% ,上升沿时间为 5 8ps .在电源为 1 .8V时 ,功耗为 5 0 0mW .电路最高可实现 1 3.5Gbit/s的

授之于“艺” 授之于“技” 授之于“具” 教之创“芯”——《集成电路设计技术与工具》编著心得

集成电路设计基础是电子科学和通信与信息等学科的重要专业基础课程,是培养我国急需的集成电路技术人才的入门课程。集成电路技术的迅猛发展对该课程及教材提出了更高的要求,本文从集成电路技术发展规律的角度,具体阐述了编写《集成电路设计技术与工具》的指导思想,论述了该教材的架构设计和内容组织,以便读者更好地阅读和理解。

千兆以太网高速分接集成电路设计

研究了千兆以太网接收系统结构 ,在此基础上设计了千兆以太网的分接芯片 ,采用0 .2 5 μmCMOS工艺设计的千兆网分接电路实现了 1.2 5Gbit s数据的 1∶10串 并转换 ,芯片核心面积4 70 μm× 32 0 μm ,在输入摆幅为 5 0 0mV、输出负载 5 0Ω条件下 ,输出 12 5Mbit s数据峰峰值是 82 8mV ,抖动有效值为 10ps ,眼图占空比为 4 1.5 % ,输出信号上升沿为 9ps。电源为 3.3V时功耗仅为 16 1mW。

集成电路设计——联接软件与硬件之桥梁

集成电路的开发与生产作为微电子学发展的结晶而创造出巨大的物质财富。当前国际集成电路技术发展正进入产业化阶段。我国信息产业正在迅猛发展 ,但我国的集成电路工业发展仍然滞后。入世后 ,面临机遇和挑战 ,政府对集成电路设计与制造产业给予了高度重视 ,制定了新的政策 ,对人才培养等方面采取了有力措施。近年来 ,该行业已开始呈现出高速发展的局面 。

10Gbit/s 0.18μm CMOS激光驱动器的集成电路

为了得到低电压、低功耗、高速率的激光驱动器电路,采用0.18μmCMOS工艺设计了10Gbit/s的激光驱动器集成芯片.电路的核心单元为两级直接耦合的差分放大器和电流输出电路.为扩展带宽、降低功耗,电路中采用了并联峰化技术和放大级直接耦合技术,整个芯片面积为0.94mm×1.25mm.经测试,该芯片在1.7V电源电压时,最高可工作在11Gbit/s的速率上;当输入10Gbit/s、单端峰峰值为0.3V的信号时,在50Ω负载上的输出电压摆幅超过1.7V,电路功耗约为77.4mW.进一步优化后,该电路可适用于STM64系统.

0.18μm CMOS10Gb/s4:1复接器集成电路设计

本文主要介绍采用 0 18μmCMOS工艺设计用于光纤传输系统的 4∶1复接器。该复接器采用树型结构源级耦合逻辑 (SCFL)电路实现 ;仿真结果显示 :速度达到 12 5Gb/s ,功耗小于 40 0mW ;版图设计使用Cadence软件完成 ,其面积为 2 4平方毫米 ;