基于FPGA的时基设计和时基非线性补偿

为提高宽带时域反射计的等效采样率和时基分辨率,设计一种基于现场可编程门阵列(field programma-ble gate array,FPGA)的时域反射计数据采集模块的时基方案,并设计一种基于查找表的时基校准方法对时基非线性进行补偿。该方法基于等精度测频法,使用FPGA测量该方波信号的频率,得到准确的延迟时间以实现查找表的建立。并利用采样芯片的微调引脚实现1 ps步进的顺序等效采样和时基非线性实时补偿。实测数据表明:设计的时基采样方案实现了1 TSa/s等效采样率,时基补偿方案使时基非线性减小至-0.8~1 ps。

基于Cadence的静态CMOS门电路仿真设计

在数字集成电路的设计当中,静态互补CMOS门电路是最常用的组合逻辑门电路之一,CMOS结构具有对噪声的灵敏度低、没有静态功耗、性能稳定等特点.故本文首先介绍了静态互补CMOS门电路的设计原理基础,然后以经典的反相器和NAND门级电路为例通过Cadence ADE仿真软件对这两种静态互补CMOS逻辑门电路进行了仿真设计,最后,在前置正确仿真的基础上本文采用了一种伪NMOS的方式实现了NAND门电路,优化了设计.