“北斗+5G”未来可期,目前仍需探索——访成都振芯科技股份有限公司执行总经理杨国勇

2020年7月31日,随着北斗三号全球卫星导航系统建成并开通服务,“北斗+5G”再一次成为科研和产业热点.北斗和5G这两大国之重器的深度融合,必将给未来的产业格局和人们日常生活带来重大变革.在助推“北斗+5G”融合发展进程中,许多企业勇立潮头,成为不可忽视的科创力量,成都振芯科技股份有限公司(以下简称“振芯科技”)就是其中之一,《中国测绘》记者特别采访了振芯科技执行总经理杨国勇,听他畅谈“北斗+5G”的融创实践.

一种16位电流舵DAC的高精度前台校准方法

基于28 nm CMOS工艺,采用一种高精度的前台校准技术设计了一款16 bit电流舵数模转换器(Digitalto-analog converter,DAC)电路。该前台校准算法对16 bit数据对应的所有电流源进行校准,并且使用的电流源只有两种大小,降低校准难度的同时也提升了校准的精度。该校准电路引入了两种校准补充电流,分别用于温度和输出电流变化引起电流源失配的补偿,进一步减小了DAC电流源的失配,有效提高了DAC的整体性能。采用校准后,在-40~85℃温度范围内,微分非线性≤0.8 LSB,积分非线性≤2.0 LSB,200 MHz输出信号下无杂散动态范围≥75.3 dB。该校准方法提高了DAC的温度稳定性。

高新技术企业研发费用核算体系优化研究——基于创新驱动发展战略的视角

当前高新技术企业研发费用核算体系还存在一些问题和局限性,基于创新驱动发展战略的体系优化具备理论基础和实践性,应综合运用精细化成本核算、绩效评价体系、风险管理与成本控制、创新激励机制、技术成果转化和信息化支持等方法,对高新技术企业研发费用核算体系进行优化,以提高研发活动的效率和效益,推动企业持续创新和发展。

一种数字波束合成处理架构及其子阵设计

与传统模拟相控阵相比,基于数字波束合成技术的数字相控阵在多目标跟踪、抗干扰能力、瞬时动态及杂波抑制等方面具有明显优势,应用前景广泛。根据某数字相控阵项目需求,提出了一种光传输及集中式数字波束合成处理架构,并对该处理架构的可重构处理子阵进行详细设计。基于该处理架构及其可重构处理子阵,可实现任意通道规模数字相控阵的扩展。根据设计结果,完成了可重构处理子阵样机的制造,并进行了试验测试。测试结果表明,设计的数字波束合成处理架构及其可重构处理子阵满足系统要求,可用于该数字相控阵的系统设计。

一种应用于Sub-6G的宽带低功耗低噪声放大器

提出了一种工作频率覆盖Sub-6G的宽带低噪声放大器(LNA),该电路采用电阻自偏置AB类放大器级联共源共栅放大器的结构,在实现宽带工作的同时兼具高增益、低功耗的特点。该LNA采用TSMC 40 nm CMOS工艺,在1.3 V工作电压下,增益高于26 dB,噪声系数低于2.6 dB,三阶输入交调截点为-4.6 dBm@6 GHz,1 dB压缩点为3.4 dBm@6 GHz,静态功耗仅为0.94 mW,版图面积为0.014 mm^(2)。

一种二阶曲率补偿的可调CMOS带隙基准源设计

阐述采用0.18μm SiGe工艺的器件模型设计,在Spectre工具下进行仿真,3.3V供电在-40~+85℃温度范围内变化时,一阶温度补偿带隙基准电压的温度系数为12.8ppm/℃,经过二阶曲率补偿后该带隙基准电压的温度系数减小为0.8ppm/℃。通过在输出基准电压电路中增加一个接地电阻,可以实现对基准电压输出可调。

多通道模拟开关的S参数测试分析

阐述多通道模拟开关的S参数测试分析,仿真与实测对比两种测试板隔离度和串扰指标的测试结果,验证了测试和优化的方法。实测结果与仿真结果和被测件标称典型测试曲线一致。

一种基于0.13μm SiGe BiCMOS工艺的Ka波段宽带有源移相器

采用0.13μm SiGe BiCMOS工艺,设计了一种工作在32~38 GHz的Ka波段有源移相器,采用矢量合成的方法实现移相功能。该移相器电路包括输入无源巴伦、多相滤波网络、矢量合成单元、射随器和输出有源巴伦。后仿结果表明,输入输出反射系数均小于-9.5 dB,反向隔离度小于-80 dB,插入损耗优于-6.5 dB。在-55℃~125℃宽温范围内相对相移最大误差小于2.2°,全频带RMS移相误差小于1.5°,RMS增益误差小于0.35 dB。总功耗为18.2 mW,芯片核心面积为0.21 mm^2。

低杂散、低相噪的电荷泵锁相环设计

基于华虹0.18μm SiGe BiCMOS工艺设计了一款低杂散、低相噪的电荷泵锁相环频率合成器芯片,其最高工作频率为400 MHz,射频输入频率范围为5~400 MHz,输入参考信号频率范围为20~300 MHz。本设计通过外接低通滤波器、压控振荡器,可实现完整的锁相环,如果把R/N分频都设置为"1",芯片也可以单独当作电荷泵和鉴频鉴相器。芯片测试结果为:归一化相位噪声基底(噪声优值)为-228 dBc/Hz,电流源与电流沉失配小于2%,参考杂散为-107.6 dBc,带内噪声为-115 dBc/Hz@10 kHz。

一种超宽带正交调制器片上巴伦的设计

采用0.18μm GeSi BiCMOS工艺,通过调节中心抽头位置、设计八边形螺旋电感、添加屏蔽层、优化线圈外径与金属线宽等方法,设计了一种平衡性好、插入损耗小的片上巴伦。创新性地在HFSS模型中引入GSG焊盘,避免了去嵌入处理的复杂计算与计算误差。仿真结果表明:在500 MHz频率处,电路的插入损耗为3.5dB,幅度不平衡度为0.13dB,相位不平衡度为0.38°;在4GHz频率处,插入损耗为1.8dB,幅度不平衡度为1.62dB,相位不平衡度为2.85°。对样品的S参数幅度及相位进行测试,实测结果与仿真值吻合。该巴伦可应用于500 MHz^4GHz的超宽带正交调制器中,具有较好的应用前景。

可扩展分频比范围的射频可编程分频器设计

介绍了一种可扩展分频比范围的射频可编程分频器,该电路包括输入放大器、前置2分频电路、4级除2/除3分频单元和15位可编程计数器。该分频器应用于频率合成器中,采用0.35μm BiCMOS工艺实现,电源电压3.3V,电源电流80mA。射频输入12GHz时灵敏度-10~10dBm。分频比从16到219-1可调。

一种6~18GHz宽带高精度有源移相器

设计了一种6 bit 6~18 GHz工作频段的宽带高精度有源移相器。片上集成了输入无源巴伦、逻辑编码器、RC多相滤波器、矢量合成单元、数控单元等。该移相器的设计采用55 nm CMOS工艺实现,芯片尺寸为1.29 mm×0.9 mm,移相器核心尺寸为1.02 mm×0.58 mm。后仿结果表明,在6~18 GHz频率范围内,增益误差RMS值小于1 dB,相位误差RMS值小于0.75°,输入回波损耗、输出回波损耗分别小于-8.5 dB、-8.9 dB,芯片总功耗为20.7 mW。该6 bit移相器的相对带宽为100%,覆盖C、X和Ku波段,适用于雷达探测等领域。

一种改进超四算法的DDS设计

为了提升直接数字频率合成器(Direct Digital Synthesizer,DDS)的性能,针对DDS的相幅转换器进行了改进。基于坐标旋转数字计算算法(Coordinate Rotation Digital Computer Algorithm,CORDIC),利用三角函数角度近似的性质和相位寻址位与旋转角度的转换关系对超四算法改进,得到了仅需一次单向旋转的改进算法,并给出了该算法实现的电路结构。通过Matlab仿真分析,该电路无杂散动态范围值可以达到-119. 1 dBc,输出误差小于1. 05×10-5。基于Xilinx的FPGA平台进行仿真实验,结果表明该电路结构的输出延时不超过21 ns,相比其他类型的CORDIC算法提升了近48!的速度,同时面积资源也明显减少。该设计可以为雷达、通信等系统优化提供新的思路。

低功耗宽频频率源设计

针对通讯设备中对高速、低功耗频率源的需求,设计了一款片上集成VCO的频率源芯片。为了减小频率源芯片的功耗,N分频器采用了TSPC结构,而压控振荡器采用了可控尾电流的双负阻结构。同时为了弥补TSPC结构所带来的工作频率不高的缺点,设计了一个二分频器,将VCO输出信号降频之后,再作为N分频器的输入信号;最终采用0.13μm的RF CMOS工艺实现了一个频率覆盖范围4.8～8.0GHz、功耗不超过100mW的频率源芯片,经过实际测试,在闭环状态下,芯片输出信号6.5GHz和8GHz时,在1kHz频偏处的相位噪声分-90dBc/Hz和-86dBc/Hz,整体功耗为85mW(@8GHz)。

一种用于视频传输的0.4～2.4 Gbps双线双向收发电路设计及实现

利用0.18μm MixRF CMOS工艺,设计了一种用于车载辅助驾驶系统的新型双向互收发电路。收发电路采用频分复用方式,在同一对差分铜互联传输通道上,同时进行双向数据无干扰实时收发。前向通道利用电流模逻辑驱动器发送高速数据,同时并行低通滤波器滤除本地高频信号,实现低速接收;后向通道在实时发送低速控制信息的同时,利用高通滤波器滤除本地低频信号,实现高速接收。测试结果显示,该电路可在不同长度、不同类型的铜质传输线[1 016mm(40英寸)印制电路板、6m2.0标准通用串行总线线缆、8m6类双绞线缆],进行高速数据0.4~2.4Gbps及低速2~4 Mbps控制数据双向实时传输。

一种降低频率合成器相位噪声的高增益电荷泵

设计了一款低噪声高增益电荷泵,主要用于低相位噪声的频率合成器。在传统的电流转向型电荷泵结构中增加了非镜像结构的低噪声电流源单元,使电荷泵的输出电流呈比例增加,降低电荷泵对频率合成器输出相位噪声的贡献,以进一步降低频率合成器的相位噪声。采用0.18μm SiGe BiCMOS工艺进行了设计仿真和流片验证。测试结果表明:频率合成器工作在频率为10 GHz时,电荷泵中高增益低噪声电流源关闭和开启情况下,锁相环相位噪声分别为-106.1 dBc/Hz@10 kHz和-108.68 dBc/Hz@10 kHz。实现了通过开启电荷泵中高增益低噪声电流源使锁相环输出相位噪声下降约3 dB的目标。

一种由多级2/3分频单元级联而成的通道可编程分频器设计

介绍了一种由多级2/3分频单元级联的可编程分频器,可应用于扇出缓冲器的通道中。分频器采用0.18μm BiCMOS工艺实现。分频器的电源电压为3.3 V,分频比支持1、3、5以及4~4094的所有偶数分频,且所有分频输出信号的占空比为50%。

基于CBGA的多通道DDS封装隔离度设计

介绍了一种基于陶瓷球栅阵列(CBGA)技术的多通道直接数字合成器(DDS)封装结构设计,提出了一种改进隔离度的CBGA基板实现形式,并利用Ansoft HFSS软件进行了基板隔离度的优化仿真,最后对所提出的设计进行了实物测试。测试结果与仿真结果基本一致,表明所提出的封装优化设计成功地提高了多通道DDS的隔离度,为高隔离度的多通道DDS产品工程设计提供了参考。

一种16位电流舵D/A转换器的前台校准方法

提出了一种新的前台校准技术,并将其用在了一款16位电流舵D/A转换器(DAC)的设计中。通过对DAC每一位电流源的输出结果经过校准ADC采样存储后,使用所设计的移位比较方法确定最终的最高位标准值(MSB),然后利用校准ADC和比较电路,按照逐次逼近原则确定每一位电流源需要的补偿量,并通过校准电流源阵列对主DAC的电流源进行电流补偿,从而提高DAC的静态线性度和动态特性。介绍了电流舵DAC中电流源阵列产生失配的原理,给出了一种新的校准方案以及具体的实现方法。采用SMIC 65 nm CMOS工艺设计制作了含有该校准电路的16位电流舵DAC,测试结果表明,该校准方案可有效提高DAC芯片的静态线性度和动态特性。开启校准后,在25℃的条件下,DNL为0.8 LSB,INL为2.1 LSB,在10 MHz输出信号下的杂散为78.5 dB。

一种多米诺逻辑电路抗辐照加固方法

设计了一种用于电流舵DAC电流开关的高速编码逻辑电路.为了实现高运算速率,该电路采用多米诺结构;为了增强抗辐照能力,采用电阻电容双互锁结构进行加固。通过远程测试平台进行抗单粒子效应实测,普通电路在LET值为37.2 MeV·cm/mg条件下,在离子总注量累积4.3×10^(6)ions/cm^(2)时,软错误次数便达到100次;而加固后的电路在同样的LET值下,离子总注量累积到10^(7)ions/cm^(2)时,软错误次数仅为24次,抗SET及SEU能.力大大加强.