基于0.18μm CMOS工艺的低温漂低功耗延时电路

基于0.18μm CMOS工艺设计了一款低温漂延时电路,适用于不能使用锁相环电路又对信号传输精度有要求的低功耗传感检测应用。采用正温度系数的偏置电压,通过电流镜为延时电路提供一个正温度系数的偏置电流,利用偏置电流约束电路的延时温漂,实现温漂粗调。采用数字时间转换器,通过外部输入配置,对粗调后的延时进行动态细调,使得延时电路具有更高的动态稳定性和更低的温漂特性。电路测试结果表明,在3.3 V的电源电压下,-55~125℃内延时电路的温度系数为125×10^(-6)/℃,静态功耗仅为0.72 mW。

集成电路有机基板倒装焊失效分析与改善

为了满足产品便携化和多功能化的需求,芯片设计正朝着多功能和大规模集成的趋势发展,集成电路封装也逐步向大尺寸、高密度的方向演进,特别是倒装芯片技术的应用,可以实现更高的封装密度和更快的信号传输速度。然而,不同材料的热膨胀系数存在差异,热失配容易引发互联凸点开路失效。为研究有机基板倒装焊集成电路在封装制程中失效的原因,采用扫描电子显微镜(SEM)结合有限元分析法,模拟有机基板在温度循环和回流焊过程中的应力分布状态并进行分析,结果表明,在回流焊过程中有机基板四周边缘位置的凸点所受应力较大。采用磁性载具和在焊盘上预制焊料的方法可以显著降低电路失效风险。

国产FPGA高速串行接口误码率测试软件设计

随着内嵌高速串行接口FPGA的广泛应用,其信号质量的监测变得极为重要。设计了1种基于国产FPGA芯片的高速串行接口误码率测试软件,采用软核实现高速串行接口误码率统计、属性动态重配置,利用上位机软件进行实时监测,有效地提高了测试效率。通过实际用例详述了软件进行误码率测试的方法与步骤,进而验证了该软件测试的有效性。研究结果表明,该软件具有较好的用户体验度、较高的测试效率,对FPGA国产化进程起到了积极的推动作用。

一种FPGA芯片时钟SKEW的测试方法

随着FPGA规模的扩大和工作频率的提高,时钟Skew成为FPGA越来越重要的性能指标,而如何精确测试芯片中的时钟Skew也就显得尤为重要.对此以JFPGA-YX2芯片为例,介绍一种可以精确测量FPGA时钟Skew的测试方法.将芯片内部的时钟资源通过配置逻辑配置成一系列的环形振荡器,每个振荡器的振荡频率由该振荡器所包含路径的延时决定.对这些振荡器的测量频率值进行运算处理即可获得精确的时钟Skew.

FPGA芯片时钟架构分析

FPGA设计中时钟信号的设计与处理是保证系统稳定工作的重要组成部分,随着FPGA器件规模的不断增大,集成度不断提高,多时钟域管理、时钟延迟、时钟信号完整性和相位偏移等已成为影响FPGA设计的关键因素。结合微电子电路相关知识,针对Xilinx公司的Virtex4系列芯片,详细分析其时钟架构及时钟资源的特性。针对FPGA时钟设计的典型应用情况,从芯片角度给出了时钟设计与使用的一些技巧和建议。

基于UVM验证方法学的数字交换芯片验证平台

采用统一验证方法学(universal verification methodology,UVM)搭建验证平台,对数字交换芯片的功能进行验证[1]。由于数字交换芯片的数据处理量较大,验证平台产生受约束的随机激励来验证数字交换芯片的功能,并通过代码覆盖率和功能覆盖率来完善验证用例。仿真结果表明,通过该验证平台验证数字交换芯片的功能正确,功能覆盖率达到100%,并通过机台测试。

基于FPGA芯片的抗单粒子翻转的动态刷新技术研究

在分析FPGA空间单粒子效应的基础上,为了实现星载电子设备运行的稳定性,研究FPGA的动态刷新原理,介绍了几种抗单粒子翻转方法,根据位流文件设计出用于动态刷新的指令并通过实例验证。通过FPGA定期从PROM中读取用户配置信息,动态刷新内部配置信息,从而减少FPGA配置存储器发生单粒子翻转的概率,提高星载电子设备运行的可靠性。

基于28nm工艺的芯片时钟树研究

随着工艺的不断发展,芯片集成规模增大,工作频率不断增加,给传统的IC设计带来巨大的挑战。基于UMC 28 nm工艺,采用Innovus工具布局布线,重点描述了时钟树绕线方法、early clock方法以及useful skew的应用。研究表明,采用early clock方法可以有效地解决绕线拥塞问题,最终short数量从219减少到5,并且当时钟绕线采用双倍宽度、双倍间距,应用useful skew可以将setup最差违例从-0.088 ns优化为0 ns,减少eco迭代过程。

基于亿门级UltraScale+架构FPGA的单粒子效应测试方法

UltraScale+架构FPGA采用16 nm FinFET工艺,功耗低且性能高,但存在粒子翻转阈值下降及多位翻转增多等风险。基于线性能量传输(LET)等效机理,选取^(7)Li^(3+)、^(19)F^(9)、^(35)Cl^(11,14+)、^(48)Ti^(10,15+)、^(74)Ge^(11,20+)、^(127)I^(15,25+)、^(181)Ta、^(209)Bi 8种重离子进行直接电离单粒子试验,建立单粒子闩锁(SEL)、翻转阈值、翻转截面及多位翻转的测定方法。结合LET通量及FinFET结构下的注射倾角,搭建甄别单位翻转及多位翻转的识别算法,能够实时处理并实现粒子翻转状态及多位翻转数据的可视化监控。所涉及的单粒子效应(SEE)分析方法能够较为全面地评估该电路的抗辐照特性。

用于反熔丝配置芯片的编程和读出电路设计

基于0.18μm 1P6M金属-金属(MTM)反熔丝工艺设计了一种用于FPGA配置芯片的编程和读出电路,提供按位和按字节两种编程方法,提高了编程的灵活性。编程高压电路的从电荷泵采用分布式的布局,提高了编程电压的精度。在读出电路上,读上拉电流和读脉冲宽度可以编程,提高了读出电路的可靠性。数据输出寄存器采用三模冗余的结构,提高了配置芯片的抗辐射性能。

千万门级FPGA芯片设计平台的数据存储技术

高档芯片设计平台中,数字存储技术是关键技术。采用虚拟化技术构成Net App8060中心存储分布式虚拟化系统,实现集团3个子公司存储资源共享,给出了数据存储双活容灾与备份功能,以及存储快照技术,快速恢复丢失数据。结合网络与服务器系统的一体式虚拟化技术,构成FPGA芯片设计系统,可满足千万门级FPGA芯片设计要求。

软体救援机器人人脸检测系统

地震灾害的发生对人类的生命构成极大威胁,在救援人员以及大型救援机器无法及时到达的易坍塌、结构不稳定的灾后废墟环境,快速、及时地检测到被困人员可以极大程度提升救援效率。人脸检测在易坍塌废墟救援过程中起到至关重要的作用。为此,提出一种基于ZYNQ开发平台的软体救援机器人人脸检测系统。人脸检测算法采用基于肤色的人脸检测算法。采用软硬件协同设计方法,PL(FPGA)端实现图像色彩空间转换模块、基于肤色阈值的二值化处理模块、肤色分割模块功能。ARM-Cortex A9 PS(ARM)端实现对整个FPGA工程的控制。实验验证,软体救援机器人能够实现实时检测到人脸信息,并且机器人自身软体导向结构通过弯曲到达被困人员处,实现输送水、氧气等功能。

用于Flash型FPGA的电流读出电路

为了提高Flash型FPGA中的Flash开关单元在编程后驱动能力的一致性,基于0.11μm2P8M Flash工艺,设计了一款用于读取Flash开关单元驱动电流的读出电路。该驱动电流的读出电路采用与压控电流源进行多点比较的方式,能够实现对Flash开关单元驱动电流的精确测量,保证了Flash开关单元在编程后阈值电压分布的一致性,为Flash型FPGA的优越的可编程性提供了高精度的延迟参数,将Flash开关单元驱动电流的差异控制在5%之内,满足了Flash型FPGA对Flash开关单元的技术要求。仿真结果表明,在电流为20~40μA的范围内,该驱动电流的读出电路有很高的精度和线性度,读取误差小于1μA。

塑封倒装焊焊点开裂分析及改善研究

随着科技的发展,半导体元器件小型化、高性能、轻量化的需求日益迫切,塑封倒装焊技术得到了广泛应用。因为基板的易形变性及各封装材料间的热膨胀系数不匹配,焊点开裂成为影响封装可靠性的重要因素之一。为了研究倒装焊产品在封装制程中焊点开裂的失效原因,利用有限元分析(ANSYS)软件建立倒装焊塑封封装体有限元模型,模拟回流焊过程中的塑封基板形变与凸点应力分布,并分析焊点开裂失效的原因。结果表明,在回流焊过程中,基板形变量大于裸芯,外围凸点倾斜较大,承受的应力及应变能最大,外沿凸点为最易失效点,采用加载具作业可显著降低失效风险。

一种用于高频S参数的去嵌算法

在S参数的测量过程中,需通过去嵌方法去除测试夹具带来的结果误差。该算法通过时域的方法对夹具进行分解。接着将分解得到的夹具S参数采用ABCD矩阵运算进行去除,从而得到待测器件的S参数。通过设计测试板来进行实验,将该算法与传统的AFR和Delta L方法进行了比较,验证了该去嵌算法对高频信号的有效性以及准确性。同时由于该算法先分解再去嵌的特性,使其可应用于左右夹具不一致的情况。

基于SE-YOLO-POLY模型的新型双源无轨电车智能识别

为解决新型的双源无轨电车的集电杆自动识别集电盒并快速并网的问题,通过改进YOLO-V4(you only look once version 4)网络模型,得到SE-YOLO-POLY(squeeze and excitation networks-you only look once version 4-POLY)网络架构。采用该网络架构,解决了由于集电盒的大小不一致、高度不一致、拍照角度不一致导致识别的集电盒出现异动的形变和尺寸变化、无法顺利并网的问题。通过SE-YOLO-POLY网络的数据集的生成、模型的设计、训练环境、实际运行反标定方式的搭建等步骤完成网络的部署。改进的模型无论在训练时间、模型大小、识别精度还是在处理速度等方面,都优于传统网络,实现了复杂环境下新型的双源无轨电车的智能并网。

基于电源分配网络仿真确定封装电容的方法

在FPGA、CPU、GPU、DSP等产品的封装设计中,不仅需要考虑信号的完整性,还需要考虑电源分配网络。集成电路封装会增加芯片电源网络的电感,导致芯片性能下降,影响器件的质量。由于封装空间的限制与基板阻抗的要求,在封装基板上贴装符合设计的去耦电容以降低阻抗,对满足芯片性能要求至关重要。采用SIwave与ADS等软件工具对配电网络进行仿真,通过时域和频域两种分析方法可快速确定整个供电网络是否满足芯片的供电需求。

可变容量的高可靠Flash型FPGA配置存储器设计

采用0.18μm 2P6M Flash工艺设计了一款FPGA配置存储器,为SRAM型FPGA提供了串行和并行的码流加载方式,最高工作频率为50 MHz,具有存储容量可变、可靠性高的优点。通过设计地址侦测电路实现了该FPGA配置芯片的存储容量可变,从而提高了该配置芯片的适用范围;通过设计双模的复位电路,使芯片更适应复杂的电源环境,提高了上电复位的可靠性;通过设计存储器内建自测试(MBIST)电路,实现了对Flash全地址存储空间的自测试和对电路的高效筛选,减少了芯片的测试时间,同时提高了配置芯片存储空间的可靠性。

基于16 nm FinFET工艺FPGA的低功耗PCIe Gen3性能研究

大数据时代对高速总线的高带宽、低延时及高灵活性有更苛刻的要求,高速串行总线(PCIe)与FPGA的集成能够满足新兴领域的需求,但需要对其在高温和低温下的性能稳定性及低功耗性进行探究。以16 nm FinFET工艺SRAM型FPGA为对象,搭建针对低功耗PCIe第三代(Gen3)的高速通信的性能测试、温升测试以及高温及低温功耗测试方案。测试结果表明,在通信过程中被测电路与CPU通信稳定,读、写速率分别可达3907 MB/s、4430 MB/s,达到理论最大带宽的54.1%、61.4%;被测电路温升不显著,常温下电路的表面温度比对照电路低18.4%;其在高温125℃下的功耗比对照电路低41.9%。该工艺下的电路能够稳定运行PCIe Gen3总线,并在低功耗、低发热状态下实现高质量的信号传输。

基于零极点追踪的高稳定性片内LDO电路设计

设计了一款无需片外电容的LDO电路,根据负载不断变化的问题,设计了零极点跟踪补偿电路,使产生的零点有效补偿电路的极点,保证了LDO环路的稳定性。基于TSMC 0.18μm Flash工艺完成电路和版图的设计以及流片。电路仿真以及实测结果表明在无片外电容的情况下,环路的相位裕度能够达到78.9°,达到高稳定的需求,最大负载电流能够达到100 m A,负载调整率为0.2 m V/m A。