一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器该设计基于卷积码编码及其,Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化。