IEEE1149.4测试系统的研究与设计

分析了符合IEEE1149.4标准IC的工作机制及其对测试系统的功能需求,设计了符合IEEE1149.4标准的测试系统,重点论述了IEEE1149.4测试系统的设计方案。测试系统的仿真和运行表明,该系统具有对系统级、PCB级和芯片级电路进行简单互连测试、差分测试和参数测试等功能,设计方案正确,结构简单。

基于IEEE1149.4的测试方法研究

根据混合信号边界扫描测试的工作机制 ,提出了符合 1149.4标准的测试方法 。

基于IP核的芯片级测试结构研究

分析了芯片级测试的特点以及与传统板级测试区别,对SOC测试结构的核心部分测试访问机制(TAM)和Wrapper进行了详细的论述,分析了系统级芯片的测试结构及其优化。

混合信号边界扫描测试系统的设计与实现

分析了混合信号边界扫描测试的工作机制对测试系统的功能需求,实现了符合IEEE1149.4标准的混合信号边界扫描测试系统。仿真和测试实践表明,该测试系统具有对系统级、PCB级和芯片级电路进行简单互连测试、差分测试和参数测试等功能,结构简单、携带方便、工作可靠。

基于低功耗及加权优化的BIST测试生成器设计实现

测试生成器TPG(TestPatternGeneration)的构造是BIST(Built-InSelf-Test)测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的BIST测试生成器设计方案,它根据被测电路CUT(CircuitUnderTest)各主输入端口权值构造TPG,在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。

基于IEEE 1149.4标准的验证电路设计

介绍了基于IEEE 114 9.4混合信号测试总线标准的验证电路设计 ,利用复杂可编程逻辑器件 (CPLD)、模拟开关ADG2 0 2A和电压比较器LM311等器件 ,实现了该标准所定义的测试结构。它的设计与可观性实验及可控性实验验证了标准的有效性 ,对于今后推广标准在混合信号芯片中的应用将起到积极的作用。

谱分析方法的混合电路BIST

SoC芯片内对于混合信号电路测试有着举足轻重的作用。本文介绍了一种通过谱密度分析方法的混合电路内建自测试。此方法通过使用噪声源与比较器数字量化得到被测信号的频谱特性。它的主要特点是电路简单、抗干扰性能强和多点插入多路并行采集,不需要多位AD转换器和多路选择开关。此方法基本上是全数字式的,采用一位量化,数据处理速度快,能满足给定条件下的实时处理要求;并可利用系统内已有的资源,适应于SoC环境。本文给出了系统实现的详细结构和一个测试锁相环电路的测试仿真实例,验证了谱分析方法的测试有效性。

伪随机测试生成在混合电路参数测试中的应用

混合信号电路在通信、多媒体等领域获得越来越广泛的应用。然而,测试也变得更复杂。传统上对模拟电路的测试采用的是直接功能测试,即直接测量电路的性能参数Z。采用该测试方法,其缺点是测试时间长、测试设备昂贵、且精度差。本文针对这一问题进行研究,详细讨论了利用伪随机技术进行混合信号电路测试的方法。

混合信号总线测试实例

混合信号电路(Mixed-signalCircuits)广泛应用于通信、多媒体、工业电子和消费类电子产品中。其测试方法有很多,其中基于边界扫描技术的混合信号测试总线已越来越受欢迎。在定义混合信号测试总线时,要求不仅能够测试桥接故障、开路故障、对模拟元件值进行测试,而且还要能够与IEEE1149.1兼容。为此,IEEE半导体工业协会(SA)标准委员会于1999年6月批准了建立混合信号测试总线标准的1149.4文件。