基于FPGA的数字频率计设计

该文运用VHDL硬件描述语言进行数字频率计设计,频率计主要通过闸门控制电路产生计数周期为1s,清零周期为0.5s,2s为一个周期的测量信号频率。并通过计数器记录频率值,最后通过数码显示电路显示被测信号频率值。该文设计一个6位频率计,可以测量1~999999Hz的信号频率。