金属盖板镀层形貌对平行缝焊器件抗盐雾性能的影响

气密性封装是高可靠集成电路制造的关键技术。探讨了金属盖板表面镀层形貌对平行缝焊器件耐盐雾性能的影响。研究发现,平行缝焊后金属盖板表面出现的贯穿性裂纹是降低平行缝焊器件耐盐雾性能的关键因素。在相同封帽参数下,表面镀层为长条形晶胞的盖板封帽后出现多条贯穿性裂纹,无法通过24 h盐雾试验后气密性检测。而表面镀层为均匀大小的圆形晶胞的盖板具备更高的抗封帽裂纹能力,封帽后无贯穿性裂纹出现,且可通过48 h盐雾试验后气密性检测。

基于链表管理的PCIe交换机动态缓存技术

缓存是PCIe交换机数据交互时的重要性能参数。较小的缓存在流量过大时会迅速被占满导致溢出;而较大的缓存会增加寻址延迟以及芯片面积。传统解决方案多是对每个交换机端口分配固定缓存,同时设置共享缓存空间,但端口未使能时固定缓存就形成了浪费。基于避免空间浪费同时减小延迟和芯片面积的目的,采用了链表管理的动态缓存方法,将未使能端口的缓存空间动态链接到活跃端口。结合EDA以及FPGA验证,同时流片后成功通过测试,能够适应于交换机各类复杂的工作场景,在满足功能并具有高性能的同时,缓存利用率可达100%,且无需额外共享缓存空间,有效减少了缓存区的面积资源消耗。

FPGA验证流程综述

现场可编程门阵列(Field-Programmable Gate Array,FPGA),也被称为FPGA芯片,在通信、安防、工业等领域有着举足轻重的作用。随着FPGA芯片的规模不断扩大、性能不断提升,其模块数量、电路网表规模、连接复杂度也随之增加。在此趋势下,如何有效地提升大规模FPGA电路的验证效率与验证完备性变得更为重要。一个完整的、有针对性的、结构性的验证流程方法,能更全面地对电路设计情况进行覆盖性检查,确保FPGA芯片功能的正确性。详细叙述从底层到顶层(模块级、子系统级、全芯片级)的FPGA芯片验证方式,包括它们各自的验证方法、流程与侧重等细节,探讨了这种方式是如何帮助FPGA验证工作进行的。

高新技术企业税收筹划及风险控制探究

税收筹划是高新技术企业合理控制经营成本与增强核心竞争力的重要手段。高新技术企业在经营过程中根据自身发展情况合理进行税收筹划,能够在降低成本的同时减少涉税风险,获得更广阔的生存与发展空间。在阐明高新技术企业税收筹划及风险控制意义的基础上,分析了高新技术企业税收筹划存在的问题及风险,提出了相应的策略。

工艺温漂对高精度电路的影响及其解决办法

对于高精度电路而言,工艺稳定性对其电性能影响越来越重要,电阻电容器件的温漂对芯片电气性能影响的主要表现是测试参数在高低温下的恶化和超标。高精度电路的设计具有温漂小、精度高的特点,因此对于高精度器件来说,工艺器件温漂对其的影响是不得不考虑的一个因素。本文针对一款高精度时钟电路进行测试和分析,通过对工艺器件的温漂分析,提高时钟电路的性能。

面向矩阵计算的加速系统设计

通用中央处理器单元(CPU)往往花费大部分资源用于缓存管理和逻辑控制,只有少部分资源用于计算。因此将专用的计算模块例如图形处理单元(GPU)、数字信号处理器(DSP)、现场可编程逻辑门阵列(FPGA)和其他可编程逻辑单元作为加速器加入系统从而构建异构多核系统以增强计算性能的设计方法已经成为趋势。基于此趋势,提出一种面向矩阵计算的加速系统,通过使用自研专用指令集、特别设计的硬件加速器阵列以及存储架构优化实现对矩阵计算的加速。此外,还通过信箱机制实现与其他系统异构集成后的通信操作。通过Python与UVM验证方法学搭建性能验证平台,进行寄存器传输级(RTL)的性能验证。结果表明,在500 MHz工作频率下,方案中子系统的运算性能最高可达到32 GFLOPS,且与单纯使用二维脉动阵列执行加速的协处理器方案相比,通用矩阵乘(GEMM)算子的计算效率提升了12倍。

一种用于FPGA的高精度带隙基准电路

现场可编辑逻辑门阵列(Field Programmable Logic Array,FPGA)具有集高带宽、强信息处理能力等优点,为5G通讯、云计算、物联网等热门领域的信号转换、传输等做出了不可忽视的贡献。高性能的FPGA常采用低工艺节点的鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)进行设计与制造,且内嵌有带隙基准(Bandgap Voltage Reference,Bandgap)电路,为内部数字和模拟电路提供稳定、高质量地偏置电压。然而FinFET工艺下的晶体管、电阻等器件的各项参数对工艺角、温度的变化更加敏感,使得带隙基准的温度补偿电路的设计会更加困难,且在大规模芯片生产中可能会出现良品率低的问题。作为一种超大规模的数模混合电路,FPGA可通过预留的接口,经由互连线访问和修改内部寄存器的值。基于FPGA的这种高度可编程的特点,本文提出了一种带可调补偿电流的高精度带隙基准电路。通过FPGA内部互联逻辑控制补偿电流的大小,对不同工艺角下的基准电压进行精准的温度补偿,输出对温度变化不敏感的高精度参考电压。

3D NAND flash存储器总剂量效应研究

针对大容量NAND flash在空间环境应用时容易由总剂量诱发故障的问题,设计相关实验对3D NAND flash存储器样片进行辐照测试,研究其总剂量效应的发生规律。采用钴60γ射线源作为辐照源,以10 krad(Si)~80 krad(Si)条件进行辐照实验,找到3D NAND flash存储器的编程功能以及擦除功能开始出现故障时对应的总剂量程度,以及读取功能仍然正常的总剂量条件。研究重点关注位于上下边缘的层对总剂量的敏感度,以及由其导致的不同层之间的错误比特数“U”型曲线。围绕试验结果,对不同的辐照场景下主控芯片的设计及应用情况做了详细讨论。

一种DC-DC开关变换器的片内RC振荡器

设计了一种具有扩频模式、适用于DC-DC开关变换器的片内RC振荡器。采用外部滤波修调电路来调整充放电电流,对振荡信号的频率起调节和稳定的作用。采用随机码扩频技术以减小脉冲宽度调制过程中产生的电磁干扰峰值,降低开关电源的电磁干扰。该RC振荡器基于0.5μm BCD工艺进行设计。仿真结果表明,该RC振荡器可以对振荡时钟进行修正,有效降低了电磁干扰。该RC振荡器在非扩频模式时,可以通过外部电路来调整振荡频率偏差,振荡频率为18 MHz,占空比为50%,功率谱峰值为-0.05 d Bm。与非扩频模式相比,该RC振荡器在扩频工作模式下的振荡信号功率谱峰值降低了19.95 d Bm。

24位BOOTH乘法器核的一种有效BIST方法

针对24位BOOTH乘法器核的可测性问题,提出了一种有效的BIST(built-inself-test)设计方案。这种方案只需要对乘法器进行少量的改动,缺陷测试覆盖率可以达到95%左右。该方案还可以应用到其他嵌入式核的可测性设计中。

大型封头旋压机的控制系统设计

介绍大型旋压机控制系统的结构组成和旋压辊、成型辊轨迹曲线。利用 National Semicon-ductor公司的专用运动控制芯片和 Windows编程技术 ,实现了旋压机的计算机控制 ,系统硬件结构简洁 ,用户界面友好。

倒装焊塑封翘曲失效分析

随着集成电路引出端数量的急剧提升,倒装焊型塑料封装能够满足集成电路I/O数量增加、封装的体积/重量减小和高频性能提高等发展需求。然而受封装材料间的热膨胀系数不匹配、封装结构等因素的影响,倒装焊塑封电路可能出现翘曲、分层等问题,从而严重地影响电路的可靠性。对影响倒装焊塑封电路翘曲的关键因素(材料特性、厚度等)进行了研究,针对某款FC-PBGA668电路,采用ANSYS仿真分析软件,对电路参数进行了仿真优化,并进行了实验验证,结果表明,采用仿真与实验相结合的方式,可以有效地控制和优化封装翘曲度,对于保障倒装焊塑封电路的可靠性具有重要的意义。

一种应用于基准的双向修调电路

本文设计了一款双向修调电路,应用于高精度的LDO内部电压基准。突破常规的单向电阻修调方式,采用MOS开关控制的双向电阻实现双方向修调,能够很好地抵消生产工艺带来的正负偏差。基于0.35um CMOS工艺下,采用Cadence spectre进行后仿真,结果显示,修调前最差工艺角下的偏差高达-5%^+7%,在不增加额外功耗修调后的误差仅在±2%以内,性能显著。

一种阈值自调整的高速串行信号丢失检测电路

设计了一种应用于高速串行接收端的阈值自调整信号丢失检测电路,其阈值电压可跟随输入信号的共模电平波动和输入数据率的改变来进行自调整,因此可增大输入信号共模范围,适应更多的信号传输速率。该电路基于SMIC 0.13μm标准CMOS工艺实现,版图尺寸为269μm×118μm。仿真结果表明,该电路能够正确检测共模电平在1.15~1.90V范围内、差模摆幅大于150mV的串行差分信号。

从低速存储器到高速FPGA配置的位流解压缩

如果配置FPGA的位流很大,存储位流的存储器就会需要更大的空间,同时配置时间也会很长。为了节约存储空间和提高配置速度,提出了一种解决途径,即在存储芯片(比如Flash存储器)内嵌一个解压缩结构。为了实现这个目标,讨论了两种压缩算法:PDLZW和LZSS。通过对这两种算法的改进,使其适合设计的要求:好的压缩比,解压缩器消耗硬件资源少和有较好的数据吞吐率。实验表明,提出的压缩和解压缩算法,不仅可以减少近30%的存储空间,还能提高将近一倍的数据输出速率。

应用于电源监控芯片的高精度、低功耗RC振荡器设计

基于0.35μmBCD工艺,设计了一种应用于电源监控芯片的单比较器结构的高精度、低功耗RC振荡器。RC振荡器电路包括基准模块和RC电路产生模块。源于RC电路工作原理以及如何减少温度、电源电压的变化对振荡器频率的影响。引入新型电源电压补偿,减少了由电源电压变化引起的比较器迟滞时间的变化,导致振荡器频率发生改变。采用MOS管稳态导通电阻具有正温度系数特性,补偿多晶电阻负温度系数特性的线性补偿方式,抑制了振荡频率随温度的变化。同时设计了一种带5位译码器高精度、低功耗数字修调电路,有效提高了MOS管导通电阻的精度,克服了传统温度补偿电路补偿电阻阻值不精确的问题。Spectre仿真结果显示,电源电压在2.5 V~5.5 V范围变化,振荡周期误差范围为-0.8%~+0.14%,温度在-40℃~125℃范围变化,振荡周期误差范围为-0.3%~+0.79%。整个RC振荡器电路最大工作电流为5.1μA,其中RC电路产生模块最大工作电流为0.9μA。RC电路产生模块结构简单,降低了电路复杂性从而减少电路的实现成本,该电路结构已成功应用于高精度、低功耗电源监控芯片中。

可编程逻辑器件架构设计展望

随着人工智能、区块链、云计算、大数据、边缘计算、智慧家庭、物联网和5G等信息技术的发展,其对电子硬件系统在系统频率、数据吞吐量、高速传输、数据带宽等性能方面提出了更高的要求,尤其是在国家电子信息技术政策的宏观引领下,信息产业升级需求驱动软件系统、硬件系统、基础元器件等信息技术不断向前发展.截至目前,作为电子硬件系统的核心基础元器件之一,现场可编程逻辑门阵列(Field Programmable Logic Array,FPGA)器件的集成规模、信号处理能力、数据带宽、系统频率,以及高速传输均达到较高水平,为信息技术应用做出了巨大贡献.然而,随着信息技术的不断发展,目前FPGA的性能越来越不能满足日益增长的电子信息技术硬件系统需求,FPGA性能升级势在必行.FPGA作为可编程逻辑器件,其可将处理器、存储器、协议模块、时钟模块、SERDES、PCIE、DDR控制器和DSP等集成在一起.同时,结合FPGA本身的可编程逻辑单元模块、互连线等,可在FPGA器件中形成一个高性能的复杂的系统应用设计.随着信息技术发展对高性能系统的要求,如何将上述资源有机结合在一起,充分发挥其性能优势变得日益紧迫和重要.因此,FPGA的架构设计重要性显而易见.在FPGA架构设计中,需要解决逻辑规模、布局布线延时、时钟偏斜、系统带宽、数据吞吐量、高速传输,以及资源的高效利用率等问题.下面我们将从基本模块结构设计、系统结构设计等进行概述,对未来FPGA架构设计趋势进行展望.

25MHz高速抗辐照存储器的验证方法设计

介绍了一种高速抗辐照存储器。经过基准电流电路及电流比较器电路设计,使PROM(可编程只读存储器)能够达到25 MHz的工作频率。所采用的电流比较器读取时连续求值,不会产生SEU(单粒子翻转),实现了PROM高可靠要求。通过三模冗余及系统校验的方法实现抗辐照SET(单粒子瞬态翻转)加固,并在PROM存储器中实现。PROM存储器经过读取时间测试及抗辐照试验,结果表明,高速抗辐照电流比较器的设计符合指标要求。

Buffer单元单粒子效应及其若干影响因素研究

基于标准0.13μm工艺使用Sentaurus TCAD软件采用3D器件/电路混合模拟方式仿真了buffer单元的单粒子瞬态脉冲。通过改变重离子的入射条件,得到了一系列单粒子瞬态电流脉冲(SET)。分析了LET值、入射位置、电压偏置等重要因素对SET峰值和脉宽的影响。研究发现,混合模式仿真中的上拉补偿管将导致实际电路中SET脉冲的形状发生明显的变化。

一种用于可编程逻辑的阵列的单粒子翻转试验系统设计研究

单粒子翻转(SEU)试验是测试FPGA芯片抗单粒子翻转性能的重要方法。提出了一种用于测试FPGA芯片抗单粒子翻转性能的试验系统;该系统通过比对待测FPGA芯片输出数据序列和正确数据来判断是否发生数据翻转。如果发生数据翻转,则进一步统计翻转次数和翻转性质,从而能够较全面的测试FPGA芯片的抗单粒子翻转性能。运用该试验系统对某款FPGA芯片进行了单粒子翻转试验,测试结果显示该试验系统能够正确评估被测芯片的抗单粒子翻转性能。