用于流水线ADC的无采样保持运放前端电路

为了降低流水线模数转换器功耗与提升输入信号范围,设计了一种无采样保持运放前端电路.移除采样保持运放降低了功耗,并改进开关时序进一步降低电路功耗;同时改进传统开关电容比较器输入,使得模数转换器可达到0~3.3 V满电源电压的量化范围.将设计的无采样保持运放前端电路应用在一款低功耗12位50 MS/s流水线模数转换器进行验证,采用0.18μm 1P6M工艺进行流片,芯片面积为1.95 mm2.测试结果表明:3.3 V电压下,采样率为50 MS/s、输入信号频率为5.03 MHz时,信噪失真比(SNDR)为64.67 dB,无杂散动态范围(SFDR)为72.9 dB,功耗为65 mW.

基于模型设计的数字下变频系统的实现

为实现对高速中频数字信号的降频、降速和滤波,得到低速零中频的数字基带信号,利用Matlab的Simulink工具箱中的DSP Builder的高级模块库设计模型系统,在模型系统中加入时钟频率和通道数等顶级设计约束脚本,设计优化流水线的RTL系统。给出Matlab与Modelsim仿真的结果分析以及综合、布局布线后的占用资源的对比,仿真结果表明了该系统设计方案和参数设置的正确性与实时性。

利用DMA模块的图像采集处理系统的优化设计

提出了一种利用DSP片内DMA模块进行数据搬移和存储处理,并应用于身份证识别系统的优化设计方案。该方案主要是基于原系统无法满足高速、大量的A/D采样数据的存储和处理而进行设计的。利用DMA的高效性和实时性,将A/D采样数据通过DMA模块再通过并口XINTF直接存储到片外SDRAM中,同时处理后的信号也可以直接通过USB3.0发送到上位机,提供一条高效的数据通路。在完成新系统的CMOS图像传感器、光电传感器、DSP、FPGA、SDRAM和USB3.0接口等硬件的功能实现后,最后测试验证了优化设计后的系统是可实行的,并能适应更广泛的使用领域。

DSP+FPGA的集群信息监控系统优化设计

提出了一种利用DSP芯片和FPGA相结合的方式对集群系统信息进行实时采集监控的优化设计方案。现阶段主要采用的方案是利用多块PCB板载卡对集群系统进行信息监控,这种方式既浪费资源,又增加集群系统设计的复杂性。本设计中利用DSP可支持丰富的并口资源、中断源及其支持中断响应的快速处理特性,利用FPGA的可编程特性集成大量信息采集通路,将采集到的信息实时传输到DSP进行信息的处理。这样可利用一块板载卡采集处理几十路的信息,大大节约了成本,优化了整体系统的设计。该系统经过测试验证其可行性,可广泛应用于云计算等集群式的处理系统。

一款DSC控制的数字电源实现

数字化技术随着低成本、高性能控制芯片的出现而快速发展,同时也推动着开关电源向数字控制发展。文章利用一款新型数字信号控制器(DSC)ADP32,完成了基于DSC的数字电源应用研究,本文提供了DC/DC变换器的完整数字控制解决方案,数字PID补偿技术,精确时序的同步整流技术,以及PWM控制信号的产生等,最后用一台200W样机验证了数字控制的系统性能。

基于Encounter的低功耗时钟树综合方法

本文基于GSMC 0.18nm工艺提出一种通过合理改变时钟树SPEC文件中三个重要参数:Buffer、Excluded Pin及Leaf Pin Group的方法,在时序收敛的前提下,综合得到功耗低、面积小的时钟树。实验结果表明,这三种参数的合理利用,相比于传统时钟树综合方法,功耗和面积分别优化了14.4%和2.4%。

一种内嵌于DSP芯片的高耐压ECAN驱动器

采用中芯国际0.18μm CMOS集成电路工艺,设计了一种内嵌于数字信号处理器芯片的高耐压增强型控制器局域网驱动器。基于控制器局域网总线通信协议,通过堆叠式高耐压驱动技术及浮动衬底技术,实现了CMOS集成电路标准工艺下高耐压驱动器设计,避免了高压工艺造成的成本增加;通过端口电压内串至输出驱动电路控制模块,解决了输出端口静电放电问题,省去了传统方案额外的端口静电保护电路,降低了芯片面积开销。流片结果表明,该结构符合控制器局域网总线通信要求,端口静电放电测试达到静电敏感等级的3B级,满足了应用需求。

基于DSP处理器的片上ROM功耗优化实现

数字信号处理器(Digital Signal Processing,DSP)芯片用于手持式设备,功耗是其核心参数;DSP因ROM具有高的可靠性而使用其对固化的bootloader,科学函数库,功能函数库以及主应用程序进行存储,其功耗的大小对整个芯片产生了较大的影响;针对芯片中ROM被频繁访问产生较大功耗的问题,提出了对ROM存储空间进行结构优化和对其存储空间进行地址重组优化及对读数据时序结构进行优化的低功耗优化方法,达到了在不影响DSP性能的前提下降低功耗的目的;DSP已经流片并改版,最终减小DSP整体功耗约11.3%。

基于CORDIC算法的反正切函数IP核的设计与优化

本文基于传统的CORDIC算法原理,采用经典的CORDIC硬件架构,实现了反正切函数模块的设计和仿真。针对CORDIC算法的局限性和电机驱动的工程应用场景,本文对反正切函数电路方案进行优化,最终完成了反正切函数的ASIC硬件电路设计。经过验证表明,该电路的输出角度范围和角度输出方式得到了改进,角度误差符合设计要求,适用于电机驱动等应用场合。

浮点型DSP中异步FIFO的研究与设计

本文所设计的异步FIFO属于32位浮点型DSP项目中的一个模块。主要用于对跨时钟域信号的处理。本项目所研发的DSP的CPU主频可达到200MHz,对于DSP中的很多外设的工作频率远低于200MHz,为了匹配外设与CPU工作频率避免CPU处于等待状态而浪费资源,异步FIFO是解决此问题的一个良好办法,为了尽可能降低异步信号传输过程中亚稳态的产生的可能性,该异步FIFO的设计中采用了格雷码。同时该研究具有通用性,在很多逻辑设计中都会涉及到多个时钟域,而异步信号一般需要同步化处理。对异步FIFO的RTL级code及CPU中其他模块进行整体功能仿真结果表明该异步FIFO能够很好匹配低速外设与高速CPU之间的速度差,表明该异步FIFO的设计是合理有效的。

一款DSP内嵌CAN控制器的研究与设计

将CAN控制器作为外设模块内嵌到数字信号处理器(Digital Signal Processor,DSP)芯片中,应用于工业控制领域是一种很可靠的设计方案。笔者研究了一款DSP内嵌CAN控制器的结构,并结合已实现的CAN协议IP核,按照自顶向下的模式,分功能模块设计了CAN控制器与DSP的接口部分,并根据此CAN模块的特点,提出了几种更高效的接口电路。通过NC-Sim工具对CAN控制器进行了DSP系统下的仿真验证,证明了设计的正确性,实现了CAN2.0协议。

应用于LCoS时序彩色显示的DDR2 SDRAM控制器的设计

提出了一种应用于LCoS时序彩色显示的DDR2控制器的设计,控制器基于AMBA AHB-Lite3.0协议,目的为提高系统带宽。分析了LCoS空间彩色转时序彩色的硬件架构,通过将一帧的RGB数据存储到SDRAM的一个bank里,再通过从bank的不同位置依次读出R\G\B数据,这样就完成了图像数据显示方式的转化。接着通过软件平台和硬件平台的测试,验证了控制器系统的稳定性和图像数据转化的正确性。

应用于DSP中CPU的八级流水线的研究与设计

文章首先对CPU整体架构进行简要的介绍,其次重点研究了八级流水线的结构。作为DSP的核心架构,CPU性能主要体现在指令执行的速率。流水线方式是CPU并行处理指令的一种方式,它能提高CPU的性能。该CPU使用八级流水线,将指令分解为取指1、取指2、译码1、译码2、读操作1、读操作2、执行、写回。对流水线的设计我们提出了一些新的思想:改进型哈佛总线架构,八级流水线数据旁路技术。我们对流水线中指令译码部分RTL级代码以及CPU其他功能模块仿真验证,该流水线对CPU所支持的指令集适用,并且译码完全正确。对CPU片内外设整体综合后仿真。该芯片的性能符合要求。表明该八级流水线的设计符合要求。