应用于高速serdes的数字CDR研究与设计

本文采用40nm工艺,设计了一款应用于高速serdes的数字CDR电路。为了保证电路设计参数合理性,本文先对CDR环路做了建模分析,在满足CDR性能基础上确定各环路参数。为兼顾比例路径低延时以及积分路径低功耗小面积要求,本设计中将比例路径置于模拟域,使得其反馈路径更短;而积分路径置于数字域,功能实现简单且面积更紧凑。电路仿真结果表明本设计可以准确完成时钟恢复与数据重定时。

一种28Gbps高速SERDES发射器

介绍了一种基于源串联终端(Source-Series Terminated)驱动结构的高速(28Gbps)SERDES发射器设计.详述了整个TX的架构与原理;采用数模混合控制的时钟占空比校准(DCC)电路,有效降低了DCD;并且改进了一种基于SST结构的阻抗调谐与加重均衡解耦的发射单元结构,大大降低了逻辑控制的复杂程度.该发射器电路可用于对传输速率要求在1 Gbps~28 Gbps的FPGA.设计采用了中芯国际14 nm FinFET工艺制作,样品测试结果显示,输出速率在28 Gbps速率下时,发射器指标满足PCIE 4.0协议标准.

基于40 nm CMOS工艺的电荷泵锁相环设计

本文基于SMIC 40 nm CMOS工艺,设计了一款输入频率范围25~200 MHz,输出频率范围2.4~4 GHz的电荷泵锁相环(CPPLL)。介绍了电荷泵锁相环的整体电路框架,叙述了各子模块电路的设计、仿真验证与整体电路的设计与仿真验证,重点介绍压控振荡器的设计与仿真优化。版图后仿真结果表明,电荷泵电流失配在直流情况下达到0.3%@0.4-1.3 V;压控振荡器的输出频率范围为0.3~4 GHz、在输出频率1 MHz时相位噪声为-93.4 dB@1 MHz、锁定时间为1μs、绝对抖动为1 ps、典型值时的功耗为30 mW、面积为300×300μm。

Serdes技术发展介绍以及未来的挑战

本文依据SerDes系统架构的发展历程,结合了当下高速接口电路的实际应用背景,根据最新pcie5.0的协议要求,提出了满足市场应用的系统架构,以及详细阐述了重点电路模块的设计要点,具体介绍了SerDes系统设计中发送端,接收端以及锁相环电路模块的功能以及实现要点。最后,总结了在未来高速的系统应用中,将面临的各方面挑战,从工艺实现到系统封装以及最后的测试环节,每一个对信号完整性考虑造成影响的环节都将成为未来限制走向更高速应用发展的关键点。希望未来的高速应用中能有新的架构突破来面对这些挑战。

基于14 nm FinFET工艺的高速串行收发器IP核设计与实现

基于SMIC(中芯国际)14 nm CMOS(Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)工艺,设计实现了速率最高可达28 Gb/s的串行收发器IP核(Intellectual Property core,一种具有知识产权的特定电路功能模组)。为了能够处理复杂应用场景,损耗高于30 dB的信号链路,发送端引入了多Tap(抽头系数)的FFE(Feed Forward Equalization,前向反馈均衡器),接收端引入连续线性均衡器和自适应的多Tap数字DFE(Decision Feedback Equalization,判决反馈均衡器),2种均衡相互配合,实现高速传输信号的均衡需求;为了降低功耗,发送器的驱动器避免使用传统的电流模结构,采用新型SST(Source-Series Terminated,源端串联端接)的驱动器结构,实现高速的同时,可以充分利用FinFET(Fin Field-Effect Transistor,鳍式场效应晶体管)的工艺特性,降低功耗且缩小芯片面积。测试表明,该高速串行收发器IP核每通道面积为0.53 mm^(2),每通道功耗为275 mW,发送和接收电气特性均符合协议要求。

串行信号通信接收端的信号检测电路和方法

在高速串行信号传输过程中,接收端需要对信号传输线上的数据状态进行检测,继而调整工作模式。本文先介绍了信号检测电路的原理和传统结构,然后提出了一个基于电流反馈整流器的信号检测电路。提出的电路利用整流器将输入数据信号的幅度转换为电平信息,再与特定阈值比较来判断输入数据是否有效。在提出的电流反馈环路的辅助下,动态的偏置电流可以提高整流器在小信号幅度下的精度。因此,可以降低前级预放大器的增益,从而降低整体信号检测电路的功耗。