数字集成电路的混合模式内建自测试方法

为以较少的硬件和测试时间开销获得对被测电路测试集的完全覆盖,提出一种基于扫描的数字集成电路混合模式内建自测试方法。通过对用作伪随机测试激励的线性反馈移位寄存器(LFSR)的结构和初态的选择以提高故障覆盖率和减少测试时间,对上述伪随机测试中未能覆盖的故障,采用一种不用存储来生成确定性测试矢量的方法。对标准电路的实验证明可获得较高的测试效率,特别适合数字集成电路的内建自测试。

减少SOC测试时间的测试结构配置与规划

以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002SOCBenchmark为实验对象,示例了芯核分簇的规划结果。该方法可用于SOC并行测试流程控制及SOC的可测性设计。