BCH解码器面积优化的VLSI设计

介绍了一种适合于NAND Flash中ECC纠错系统的面积优化BCH(8191,8087)解码器的VLSI设计,设计中,充分考虑到NANDFlash的ECC纠错特性,采用软硬件协调和优化的二级流水线结构。根据ECC纠错的四个步骤,针对求解关键方程的这一步运用改进的Berlekamp-Massey迭代算法实现,并在迭代的过程中采用了有限域乘法器的串并联混用的方式,有效的缩小了BCH解码器的面积,适用于NAND Flash的纠错系统。