国芯致力于打造中国芯(C~* Core-China Core)

随着全球半导体产业的结构调整与重新布局,中国将成为重要的国际半导体制造基地。近年来,在良好的产业环境和政策扶持下,我国的半导体产业发展迅猛,京津地区、沪苏浙地区、粤闽地区的地域综合优势已经逐步形成,并初步形成了设计、制造。

采用JTAG结构实现SoC芯片的片上仿真器及接口

片上仿真(OnChipEmulation)是系统级芯片(System-on-a-Chip,SoC)进行调试与诊断的新型方法。文章讨论了一种采用JTAG结构实现SoC芯片片上仿真器的方法。此方法已应用于以CCORE为核心的SoC设计平台上。

基于FPGA的HDMI_CEC设计与实现

在分析CEC协议的基础之上,提出了一种利用较少的逻辑资源实现CEC功能模块的方案,利用可综合的Verilog语言在Quartus II 10.0及ModelSim 6.5g平台下完成了电路的设计综合仿真及FPGA验证。从仿真验证结果看,本设计与HDMI接口结合后能运用于各类音视频传输系统。

C*SOC——自动化的SoC仿真验证平台

SoC(片上系统)是IC设计的发展趋势，仿真与验证是芯片设计中最复杂、最耗时的环节之一，实现仿真与验证自动化是芯片设计研究的重要方向。本文首先分析了在SoC设计中存在的一些困难，提出芯片设计需要SoC设计平台的支持，在分析目前设计平台的基础上，推出一个功能强大、自动化程度高的仿真验证平台——C*SOC。最后总结全文并展望SoC设计验证平台的发展方向。

C Bus——一个通用的SoC总线结构

简介目前,芯片设计业正面临着一系列的挑战:系统芯片 SoC(System-on-a-Chip)已经成为 IC 业界的焦点,芯片性能越来越强,规模越来越大,开发周期越来越长,设计质量越来越难于控制,芯片设计成本越来越趋于高昂。为了解决上述问题,基于 IP(Intel-lectual Property 知识产权模块)集成的可重用设计技术得到了很大的发展,而可重用设计技术关键在于建立正确、高效、灵活的片上总线结构,构造以功能组装为基础的芯片开发模型。

异构多处理器系统芯片的设计与研究

随着集成电路工艺特征尺寸的缩小和电路规模的不断扩大,单颗芯片上集成器件数目成指数倍增长。传统的SoC架构在提高系统整体性能上已出现一些瓶颈,多核系统设计正成为目前集成电路设计的研究热点之一。对称式多处理器系统芯片可以在很大程度上提高系统的并行性,但是在一些复杂应用领域中并不能提供最优的性能。本文通过在单颗芯片上集成多个不同的处理器核来研究异构多核系统相对于同构多核系统所带来的技术优势。

SoC设计平台及应用实例

本文介绍了深亚微米SoC设计的关键技术、详述了苏州国芯的SoC设计平台——CSOC300的功能和基本原理,对平台中的软硬件协同仿真和验证进行了重点分析,并应用该平台成功的设计了一个产品——32位USB2.0控制器系统芯片CCM3106,对该款芯片的功能和结构进行了简要介绍。

基于平台的SoC设计技术

本文首先介绍了基于平台中的32位SoC的设计方法，其次介绍了苏州国芯开发的SoC设计平台—C★SPC200，对其中的关键技术——软件／硬件协同验证进行了重点分析，最后对全文进行了总结并展望SoC设计平台技术发展方向。

深亚微米SoC设计实例

本文介绍了深亚微米SoC设计的关键技术,并给出了基于平台的SoC技术而设计的一个实际soc产品——32位税控收款机专用芯片CCM3118。

C*Core片上总线标准

介绍了一种通用的SoC设计总线C^*Core的结构及协议。C^*Core是在摩托罗拉半导体重用标准的基础上发展而来，它由高速、宽带宽的系统总线MLB和低速、窄带宽的外围总线IPBus组成，系统总线与外围总线由IPI模块相连接，它是MLB与IPBus之间完善的连接，具有多个可配置的参数。本文在分析了MLB和IPBus功能及协议的基础上深入讨论了IPI模块的结构、功能和协议，给出了C^*Core与其它片上总线系统互联方式，并指出采用C^*Core总线结构将有助于SoC产品的设计。

一种新型32位信息安全核的设计

本文通过对MCORE中M310改进,设计了一种新型的32位信息安全微处理器核CS320,该处理器核具有先进的反跟踪和保密机制,使得以CS 320为核的系统芯片更加安全。

基于C*SoC200的32位税控机专用系统芯片设计

本文首先介绍了一个32位嵌入式税控机专用系统芯片C3118的功能、结构和特点,然后分析了一个自动化程度很高的SoC设计平台——C*SoC200,对该平台的主要结构和功能进行了分析。

片上双系统总线设计及其应用

本文设计了基于AM BA总线结构的双系统总线结构,其最大特点是APB系统能够独立于高速数据传输的AH B系统,实现对AH B系统的控制和对A PB低速外设的操作,大大提高了系统的性能和灵活性。文中详细介绍了此设计的实现,并给出了双系统总线结构在苏州国芯科技的C*SO C-A项目的应用实例。

NAND FLASH的数据管理方法

本文分析介绍了NAND FLASH的数据管理方法。针对NAND FLASH的固有特性提出其数据管理方法解决数据存取问题,并提高NAND FLASH读写速度、使用寿命和可靠性。

基于LSSD的Cache电路的扫描测试设计

在扫描测试设计时,因电路行为的不同需采用不同的扫描单元,LSSD(level-sensitive scan design)正是一种非常适合于电平敏感型电路的扫描单元,但在时钟控制相对复杂的电路中仅采用标准LSSD单元来完成整个扫描测试设计是不够的。在经过对LSSD扫描测试原理进行深入研究后,结合某32位RISCCPU中的Cache电路的行为特点,对标准LSSD扫描单元做了重新设计,并获得了较高的测试覆盖率和故障覆盖率。

基于μC／OS—Ⅱ嵌入式操作系统的税控收款机

本文提供了一种应用μC／OS-Ⅱ嵌入式操作系统和摩托罗拉公司32位微控制器MMC2107的来开发税控收款机方案。

CCM3118在税控收款机上的应用

税控机是由国家税务总局推动的旨在加强企业税收征管的设备，其功能是在原有电子收款机上加上税控功能，方便税务局监管。2003年6月25日国家发布了税控收款机新标准：GBl8240．1—2003、GB18240．2—2003、GB18240．3—2003，并于2003年10月1日开始实施，目前各税控机生产厂家都在积极准备开发符合新规范的税控机，鉴于8位机的功能和片上资源有限，税控机生产厂家正逐步转向采用32位单片机的开发。

C*Core可扩展和可定制化的设计平台

1C＊Core的发展与服务 苏州困芯科技有限公司成立于2001年，创立初期，通过接受摩托罗拉先进水平的低功耗、高性能32位RISC嵌入式CPUM＊Core（肥的技术转移、授权及其SoC设计方法，以高起点建立自主产权的32位RISCC＊CoreCPU。

32位SOC设计平台及税控收款机专用芯片开发

本文首先介绍了一种功能强大，自动化程度高的SoC仿真验证平台——C*SOC200，对该平台的主要结构和功能进行了重点分析，然后介绍使用32位RISC CPU核C*Core，基于C*SOC200设计平台的32位嵌入式税控机专用系统芯片C3118设计应用实例。

C＊Core CPU设计技术

苏州国芯科技有限公司的C＊Core CPU设计技术荣获2008年度中国半导体创新产品和技术奖。