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改进的基于嵌入式SoC卷积神经网络识别模型
被引量:
5
1
作者
孙磊
肖金球
+1 位作者
夏禹
顾敏明
《计算机应用与软件》
北大核心
2020年第3期257-260,共4页
针对当前在FPGA上实现卷积神经网络模型时卷积计算消耗资源大,提高FPGA芯片性能代价较大等问题,提出一种改进的基于嵌入式SoC的优化设计方法。对卷积计算的实现方法和存储访问通道加以优化,以提高并行计算性能;将32位位宽的浮点数量化...
针对当前在FPGA上实现卷积神经网络模型时卷积计算消耗资源大,提高FPGA芯片性能代价较大等问题,提出一种改进的基于嵌入式SoC的优化设计方法。对卷积计算的实现方法和存储访问通道加以优化,以提高并行计算性能;将32位位宽的浮点数量化为16位定点数,加快前向传播的数据传输;结合硬件描述软件的高层次综合技术,将卷积神经网络映射到硬件平台成为一种同步数据流模型从而加快计算速度。通过实验证明,该方案较现有设计节约了89%的BRAM和72%的LUT,在工作频率为100 MHz的测试中,其处理速度比单独使用Cortex-A9的方案提升了42倍。
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关键词
卷积神经网络
嵌入式系统
FPGA
定点数量化
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职称材料
题名
改进的基于嵌入式SoC卷积神经网络识别模型
被引量:
5
1
作者
孙磊
肖金球
夏禹
顾敏明
机构
苏州
科技
大学
电子与信息
工程
学院
苏州科技大学苏州市智能测控工程技术研究中心
出处
《计算机应用与软件》
北大核心
2020年第3期257-260,共4页
基金
江苏省产学研前瞻性联合基金项目(BY2011132)
江苏省研究生创新与教改项目(09150001)。
文摘
针对当前在FPGA上实现卷积神经网络模型时卷积计算消耗资源大,提高FPGA芯片性能代价较大等问题,提出一种改进的基于嵌入式SoC的优化设计方法。对卷积计算的实现方法和存储访问通道加以优化,以提高并行计算性能;将32位位宽的浮点数量化为16位定点数,加快前向传播的数据传输;结合硬件描述软件的高层次综合技术,将卷积神经网络映射到硬件平台成为一种同步数据流模型从而加快计算速度。通过实验证明,该方案较现有设计节约了89%的BRAM和72%的LUT,在工作频率为100 MHz的测试中,其处理速度比单独使用Cortex-A9的方案提升了42倍。
关键词
卷积神经网络
嵌入式系统
FPGA
定点数量化
Keywords
CNN
Embedded systems
FPGA
Fixed-point quantization
分类号
TP391 [自动化与计算机技术—计算机应用技术]
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题名
作者
出处
发文年
被引量
操作
1
改进的基于嵌入式SoC卷积神经网络识别模型
孙磊
肖金球
夏禹
顾敏明
《计算机应用与软件》
北大核心
2020
5
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