薄膜全耗尽SOI CMOS电路高温特性模拟和结构优化

在300～600K温度范围内,利用ISETCAD模拟软件对全耗尽SOI电路的温度特性进行了模拟分析,得到了较全面的SOICMOS倒相器静态特性和瞬态特性,并提出了一种改进的AlN DSOI结构.结果显示,SOICMOS电路的阈值电压对温度较为敏感,随着温度的升高,输出特性衰退明显.瞬态模拟也表明电路的速度和功耗受外界环境温度的影响较大.改进后的AlN DSOI结构在有效缓解SOI结构热效应和浮体效应的基础上,显著提高了电路的速度和驱动能力.

双栅双应变沟道全耗尽SOI MOSFETs的特性分析

提出了一种全新的器件结构——双栅双应变沟道全耗尽SOIMOSFETs,模拟了沟道长度为25nm时器件的电学特性.工作在单栅模式下,应变沟道(Ge=0.3)驱动能力与体Si沟道相比,nMOS提高了43%,pMOS提高了67%;工作在双栅模式下,应变沟道(Ge=0.3)与体Si沟道相比较,驱动电流的提高nMOS为31%,pMOS为60%.仿真结果表明,双栅模式比单栅模式有更为陡直的亚阈值斜率,更高的跨导以及更强的抑制短沟道效应的能力.综合国内外相关报道,该结构可以在现今工艺条件下实现.

基于全耗尽技术的SOI CMOS集成电路研究

介绍了电路的工作原理,对主要的延迟和选通控制单元及整体电路进行了模拟仿真,证明电路逻辑功能达到设计要求。根据电路的性能特点,采用绝缘体上硅结构,选用薄膜全耗尽SOICMOS工艺进行试制。测试结果表明:与同类体硅电路相比,工作频率提高三倍,静态功耗仅为体硅电路的10%,且电路的101级环振总延迟时间也仅为体硅电路的20%,实现了电路对高速低功耗的要求。

SiGe SOI CMOS特性分析与优化设计

基于全耗尽SOI CMOS工艺,建立了具有Si Ge沟道的SOI MOS器件结构模型,并利用ISE TCAD器件模拟软件,对Si Ge SOI CMOS的电学特性进行模拟分析。结果表明,引入Si Ge沟道可极大地提高PMOS的驱动电流和跨导(当Ge组分为0.3时,驱动电流提高39.3%,跨导提高38.4%),CMOS电路的速度显著提高;在一定的Ge总量下,改变Ge的分布,当沟道区呈正向递减式分布时,电路速度最快。

Al掺杂6H-SiC铁磁性研究(英文)

使用物理气象沉积法生长了轻Al掺杂6H-SiC样品,并使用超导量子干涉磁强计(SQUID)对无腐蚀及腐蚀后的样品进行了测试,发现了腐蚀后的样品在室温下表现出铁磁性。经过计算,样品磁信号并非来源于腐蚀剂KOH及K2CO3。同时腐蚀后的样品形貌表明杂质聚集在腐蚀后的缺陷附近从而形成了一定的铁磁性,因此缺陷被腐蚀放大是样品形成铁磁性的主要原因。

研究生学位课程中的教学实践与探索

研究生教学多年来仅局限于课堂传统教学方式,不能充分培养研究生学习兴趣及独立处理问题的能力,本文提出了多媒体交互式教学、网络教学以及教学实践环节相结合的一套研究生教学方法。并以硕士研究生学位课程《数字信号处理二》的讲授为例,对这一教学方法进行了探讨,实践表明该教学方法对提高研究生综合能力及素质和课堂教学效果起到良好的促进作用。

700V 4H-SiC晶闸管开通特性的模拟研究(英文)

通过商用半导体模拟器MEDICI对700 V 4H-SiC晶闸管开通特性进行了模拟研究。模拟结果表明阳极电压小于100 V时,开通过程符合扩散模型,电压更高时,开通时间随阳极电压升高而迅速下降,符合场开通机制。不同于Si及GaAs晶闸管,SiC晶闸管p型耐压层中浅能级杂质Al使得其开通时间随温度的升高而降低。较厚的基区使得电导调制效应只发生在发射区与基区边界一个范围之内,随着温度的升高,其余部分的载流子数目指数增加,压降指数减小。开通时间随着门极触发电流的加大而逐渐缩短,减小到一定程度时,减小速度明显变缓。

超结与浮结型肖特基势垒二极管的比较研究(英文)

对浮结型及超结型肖特基势垒二极管静态及动态特性进行了解析及模拟。静态特性通过解析击穿电压与导通电阻之间的关系得到。反向恢复特性通过二极管电容随反向电压变化关系解释,商用混合模拟器MEDICI模拟结果表明浮结结构具有软恢复特性,软度因子为0.949。超结结构恢复特性较硬,软度因子为0.780 7。当考虑这两种耐压结构时,必须权衡静态及动态之间的关系。

双栅双应变沟道全耗尽SOI CMOS的瞬态特性分析

在提出双栅双应变沟道全耗尽SOI MOSFET新结构的基础上,模拟了沟道长度为25nm时基于新结构的CMOS瞬态特性.结果表明,单栅工作模式下,传统应变SiGe(或应变Si)器件的CMOS电路只能实现上升(或下降)时间的改善,而基于新结构的CMOS电路能同时实现上升和下降时间的缩短;双栅模式下,CMOS电路的上升和下降时间较单栅模式有了更进一步的改善,电路性能得以显著提高.