基于FPGA的ECC快速算法研究及设计

椭圆曲线算法(ECC)的核心是点乘算法(KP),KP性能决定了ECC的性能.针对素数域点乘运算速度慢的问题,提出了一种基于改进NAF的点乘并行调度算法.在深入分析Jacobian射影坐标系下点加算法和倍点算法的基础上,分别设计了点加并行运算算法和倍点并行运算算法.基于Cyclone IV系列的FPGA开发平台实现了改进后ECC算法的硬件设计.硬件测试结果表明:完成一次点乘运算需要111 860个时钟周期.与改进前算法相比,运算速度提高了40.3%.如将改进后的点乘算法基于ASIC实现,预估点乘算法性能可达到72 393.6次/s.

一种两步式斜坡ADC非理想特性分析及设计

为了减小两步式斜坡(Two-step Single Slope, TS-SS)模数转换器(Analog-to-Digital Converter, ADC)中寄生电容导致的误差电压,提出了一种两步式斜坡ADC非理想特性分析及设计方法。分析了保持电路非理想特性对整体TS-SS ADC性能的影响,并针对粗细量化衔接处开关的寄生对ADC有效位数的影响,提出采用栅压自举开关来代替金属氧化物半导体型(Metal Oxide Semiconductor, MOS)开关。基于0.18μm互补金属氧化物半导体型(Complementary Metal Oxide Semiconductor, CMOS)工艺,设计了一种由6位粗量化与6位细量化相结合实现的12位TS-SS ADC。仿真结果表明,在40 kS/s采样频率下,ADC的无杂散动态范围为74.62 dB,信噪失真比为68.16 dB。提出的方法可有效降低寄生电容带来的误差电压对ADC有效位数的影响。

工艺-电压-温度综合稳健的亚1 V 10位SAR ADC

采用0.11-μm CMOS工艺设计了一款10位亚1 V工艺-电压-温度(Process-Voltage-Temperature,PVT)综合稳健的逐次逼近寄存器型(Successive-Approximation-Register,SAR)模数转换器(Analog-to-Digital Converter,ADC)IP核.由于SAR ADC数字化程度较高,为了降低整体功耗,采用小于标准电压的亚1 V供电.然而,对于异步SAR ADC,在低压下面临严峻的PVT不稳健问题,传统采用固定延迟电路的方式无法应对所有的PVT偏差,会导致ADC良率下降.提出一种用于异步SAR ADC的可配置延迟调控技术,采用3输入译码器调节延迟电路的电流,以满足ADC在多种PVT组合下所需的延时,在TT,SS,FF,SF,FS这5种工艺角,0.9~1 V供电范围和-40~85℃的温度范围下,均取得了良好的动态特性.在0.95 V供电,采样速率为200 kS/s时,总功耗为2.24μW,FoM值仅为16.46 fJ/Conv.-step.

电荷再分配逐次逼近模数转换器开关时序综述

电容阵列是限制电荷再分配逐次逼近(Successive Approximation Register,SAR)模数转换器能耗和面积的主要模块。从当前SAR模数转换器电容阵列在开关时序能耗和面积方面的相关研究工作,可得电容陈列开关时序设计忽略了比较器设计难度和参考电平数量的影响,导致SAR模数转换器的能效并未显著提升。对电荷再分配SAR模数转换器传统开关时序、单调开关时序、基于共模电平的(V_(cm)-based)开关时序以及近年来的多种开关时序进行理论分析与仿真软件建模验证,发现积分非线性分裂(Integral Non-linearity Splitting,INLS)开关时序在能耗、面积和线性度上实现了协同优化。通过分析总结了现有主要开关时序的优缺点,并展望了电荷再分配SAR模数转换器开关时序的发展趋势和方向。