Cadence技术支持国家863项目龙芯2E研发成功

Cadence设计系统公司（纳斯达克代码：CDNS）近日宣布中国科学院计算技术研究所（以下简称中科院计算所）采用了Cadence公司的IC设计平台的部分工具，顺利完成“龙芯2E”成功出带并达到千兆性能指标。

Cadence:技术创新,再领风骚;服务至上,合作共赢

问:EDA行业一直以来都是一个寡头垄断的市场,各厂商的竞争策略极为相似,请问您如何看待这个问题?您公司的策略与竞争对手有何不同?

利用Cadence公司的SPB15.5软件实现电路的原理图级到PCB级的分布式并行设计

本文介绍了利用Cadence公司的SPB15.5软件实现电路的原理图级到PCB级设计的分布式并行设计方法,并利用该设计方法在较短的设计周期内实现了一个高复杂度的电路设计,提高整个设计的设计效率和设计的可靠性,为工程进度提供了保障。

Cadence推出Voltus-Fi定制型电源完整性解决方案

2014年8月6日，全球电子设计创新领先公司Cadence设计系统公司（NASDAQ：CDNS）宣布推出Cadence（R）Vol-tusTM-Fi定制型电源完整性解决方案（Cadence（R）Vol-tusTM-Fi Custom Power Integrity Solution），

Cadence拓展其企业级验证解决方案 加入规划、统一验证指标与业界数据库

2008年9月10日全球电子设计创新领先企业Cadence．设计系统公司（纳斯达克：CDNS）宣布对其企业级验证解决方案进行大幅度改良，这项举措将会帮助项目与计划负责人更好地管理复杂的验证项目，从规格到闭合的整个过程都会有更高的透明度。这些新能力可以创造出更高质量的产品、更有效率的多专家验证团队，提高项目可预测性。

Cadence公布新一代并行电路仿真器用于复杂模拟与混合信号IC设计的验证

全球电子设计创新领先企业Cadence设计系统公司（纳斯达克：CDNS），近日宣布推出Cadence Virtuoso Accelerated Parallel Simulator（APS），这是其新一代电路仿真器，具有业界常用的Virtuoso Spectre Circuit Simulator的完整精确性，用于解决所有工艺节点中最大型与最复杂的模拟与混合信号设计。

Cadence推出业界首款支持Dolby Digital Plus with DS1的可授权音频DSP IP

近日，全球电子设计创新行业领先企业Cadence设计系统公司（NASDAQ股票代码：CDNS）宣布，其Tensilica@Hi—FiAudio／VoiceDSP成为DolbyDSlforDolbyDigitalPlus”音频流提供认证解码器的首款知识产权（IP）内核。这款解码器基于手机、平板电脑等移动设备以及任何带有小扬声器的娱乐资讯系统（如超薄平板电视等）设备上面的音频应用。DolbyDSlforDigitalPlus经过优化，实现无失真的音频／语音增强，并能对模糊的对话、极端音量变化以及大多数移动设备上的小扬声器和低功耗放大器所固有的问题进行补偿，从而为移动设备用户提供如家庭影院般的音质。其特点有：TensilicaHiFiAudio／VoiceDSP为小扬声器系统（包含从移动设备到平板电视的各种产品）带来更清晰的语音和更丰富的声音；DolbyDSlMobile改善了移动设备和小扬声器系统的音质。

Cadence全新SpeedBridge Adapter实现对PCIe 3.0设计的确认和验证

Cadence SpeedBridge Adapter for PCIe 3．0可实现快速仿真部署及高效的驱动程序和应用程序级测试；

Cadence推出Palladium XP Ⅱ验证平台和系统开发增强套件

为了进一步缩短半导体和系统制造商的产品上市时间，全球电子设计创新领先企业Cadence设计系统公司（NASDAQ：CDNS）近日推出Palladium R XP Ⅱ验证计算平台，它作为系统开发增强套件的一部分，可显著加强硬件和软件联合验证的时间。

Cadence发布Palladium Z1企业级仿真平台开创数据中心级硬件仿真加速新时代

2015年12月7日,中国北京-Cadence Design System,Inc.（现已正式更名为楷登电子,NASDAQ：CDNS）近日正式推出Cadence~Palladium~Z1企业级硬件仿真加速平台。这是业内第一个数据中心级硬件仿真加速器,仿真处理能力是上一代产品的5倍,平均工作负载效率比最直接竞争对手高出2.5倍。Palladium Z1平台凭借企业级的可靠性和可扩展性,最多能同时处理2 304个并行作业.

Cadence：紧跟客户的设计需求

Cadence战略营销全球副总裁Steve Glaser介绍，公司未来将专注于低功耗芯片设计、模拟混合信号设计、高级验证、大型高性能设备的物理实现以及全新基于IP的芯片规划与复用自动化和高级综合技术。

使用Cadence Incisive 13.2 实现验证自动化

Incisive 13.2平台为整体验证系统级芯片(SoC)性能和生产效率设定了新的标准。对于验证,验证工程师并不太担心晶体管的数量;相反,他们所担心的是设计中的状态位数量。对设计人员来说,设计加倍后的大小为2*X的数量。对验证工程师来说是2^X的数量。因此,过去只需提升性能的验证任务现在可能需要一个更有效的方法。本文将介绍10种新的方法,Cadence Incisive 13.2平台可自动验证以解决这一指数增长的难题。

展讯采用Cadence Palladium XP II平台用于移动系统芯片和软硬件联合验证

Cadence设计系统公司日前宣布，展讯通信有限公司（Spreadtrum Inc．）选择Cadence Palladium XPII验证计算平台用于系统芯片（SoC）验证和系统级验证。

Cadence Encounter技术被Open-Silicon公司成功采用

Cadence设计系统公司日前宣布，领先的半导体设计和制造公司0pen—Silicon，Inc．已采用来自Cadence@Encounter RTL—to-signoff流程的最新创新技术，在28纳米ARM双核CortexTM-A9处理器上实现了2．2GHz的性能。

Cadence宣布业内首个DDR4 Design IP解决方案在28纳米级芯片上得到验证

Cadence公司日前宣布，Cadence DDR4 SDRAM PHY和存储控制器Design IP的首批产品在TSMC的28HPM和28HP技术工艺上通过硅验证。

CADENCE混合信号/MEMS协同设计技术

随着汽车与消费电子越来越多的使用微机电系统（MEMS），工程师需要一个强大的使用系统级芯片技术（SoC）和系统级封装（SiP）技术的MEMS与混合信号协同设计流程，这样在MEMS设计子流程和传统的混合信号子流程之间就需要一个清晰的接口。Cadence VCAD Services已经开发了一种技术用于应对MEMS技术（面向SoC与SiP应用）的特殊需要，这种技术叫做SIMPLI。

Cadence Allegro TimingVision1环境加快高速PCB接口时序闭合的三种方法

1简介 在先进的高速接口上,时序闭合可能是一个反复的过程,可能会耗时又令人备受挫折。PCB设计师需要一些方法和工具,让这一过程更加高效,从而推动设计在整体上更快地上市。本文探讨全新Cadence Allegro TimingVisionTM环境加快高速PCB接口时序闭合的三种方法。

Cadence与海思在FinFET设计领域扩大合作

Cadence日前宣布，已与海思半导体（HiSilicon）签署合作协议，将于16nm FinFET设计领域大幅扩增采用Cadence数字与客制／模拟流程，并于10nm和7nm工艺的设计流程上密切合作。

浅谈Cadence SOC实现方案（一）

随着集成电路制造工艺的不断改进，芯片的规模及设计的复杂性都较以前有了突飞猛进的发展，芯片设计真正进入SOC即所谓片上系统阶段，我们已经有能力在一个芯片上实现一个系统的功能，但同时也带来了一系列针对设计实现的巨大挑战。本文主要谈谈作为电子设计自动化产业的领先者Cadence在SOC设计的整个流程中，是如何帮助客户实现他们的设计梦想的。